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- 时序问题一直是一个难以理解的难点，这里通过一个简单的实际案例来学习下时序分析，以及解决的方案。 本博文使用Vivado来进行测试分析。 下面给出测试代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/03/19 09:58:03// Design Name: // Modu... 时序问题一直是一个难以理解的难点，这里通过一个简单的实际案例来学习下时序分析，以及解决的方案。 本博文使用Vivado来进行测试分析。 下面给出测试代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/03/19 09:58:03// Design Name: // Modu...
- 上篇博文：组合逻辑中的竞争与险象问题（三）讲解了险象的定义，即竞争引起的非预期输出，同时给出了分析，对什么样的竞争会引起险象。 这篇博文继续讲解险象问题，重要突出险象的分类。 上篇博文最后提出了化简后具有多个半开关的电路，可能会导致险象的阻塞，缩小，传递或方法作用。这篇博文接着这个问题讨论： （1）一般说来，如果若干个与半开关被一个或半开关级联，或者若干个或半开关被一个... 上篇博文：组合逻辑中的竞争与险象问题（三）讲解了险象的定义，即竞争引起的非预期输出，同时给出了分析，对什么样的竞争会引起险象。 这篇博文继续讲解险象问题，重要突出险象的分类。 上篇博文最后提出了化简后具有多个半开关的电路，可能会导致险象的阻塞，缩小，传递或方法作用。这篇博文接着这个问题讨论： （1）一般说来，如果若干个与半开关被一个或半开关级联，或者若干个或半开关被一个...
- 文章目录 FPGA中的时钟网络资源全局时钟网络资源区域时钟网络资源IO时钟网路资源 FPGA中的时钟网络资源 时钟信号是时序逻辑的灵魂，也是整个FPGA设计的核心。在某些情况下，它几乎要作用于整个FPGA芯片上的所有寄存器和相关存储单元，而FPGA内部布线资源的时间不可确定性，会使得时钟信号到达各个寄存器的延迟时间有很大出入，因此极易造成时序问... 文章目录 FPGA中的时钟网络资源全局时钟网络资源区域时钟网络资源IO时钟网路资源 FPGA中的时钟网络资源 时钟信号是时序逻辑的灵魂，也是整个FPGA设计的核心。在某些情况下，它几乎要作用于整个FPGA芯片上的所有寄存器和相关存储单元，而FPGA内部布线资源的时间不可确定性，会使得时钟信号到达各个寄存器的延迟时间有很大出入，因此极易造成时序问...
- 1、逻辑复制是一种通过增加面积来改善时序条件的优化手段，它最主要的应用时调整信号的扇出。如果某个信号需要驱动的后级逻辑信号较多，也就是其扇出非常大，那么为了增加这个信号的驱动能力，就必须插入很多级的Buffer，这样就在一定程度上增加了这个信号的路径延迟。 这种情况下就可以复制生成这个信号的逻辑，用多路同频同相的信号驱动后续电路，使平均到每路的扇出变低，这样不需要插入Buf... 1、逻辑复制是一种通过增加面积来改善时序条件的优化手段，它最主要的应用时调整信号的扇出。如果某个信号需要驱动的后级逻辑信号较多，也就是其扇出非常大，那么为了增加这个信号的驱动能力，就必须插入很多级的Buffer，这样就在一定程度上增加了这个信号的路径延迟。 这种情况下就可以复制生成这个信号的逻辑，用多路同频同相的信号驱动后续电路，使平均到每路的扇出变低，这样不需要插入Buf...
- 目录 CMOS介绍 CMOS非门 CMOS与非门 CMOS或非门 CMOS或门 CMOS与门 CMOS与或式 CMOS或与非 CMOS介绍 MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管； MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。 如何识别MOS管的三个极，例如G（栅极），D（漏极），S（... 目录 CMOS介绍 CMOS非门 CMOS与非门 CMOS或非门 CMOS或门 CMOS与门 CMOS与或式 CMOS或与非 CMOS介绍 MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管； MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。 如何识别MOS管的三个极，例如G（栅极），D（漏极），S（...
- 文章目录 前言命名规则命名要有意义简单意义命名复杂意义命名一、下划线分隔法。二、非首单词首字母大写分隔法。 多重相似命名电平敏感命名方向敏感命名命名格式要统一命名格式要区分 前言 VHDL以及Verilog的命令都遵循一定的规则，例如VHDL不允许下划线“-”开头，而Verilog允许。不过，今天不是讨论这个问题的，今天需要讨论的都是VHDL以及Ve... 文章目录 前言命名规则命名要有意义简单意义命名复杂意义命名一、下划线分隔法。二、非首单词首字母大写分隔法。 多重相似命名电平敏感命名方向敏感命名命名格式要统一命名格式要区分 前言 VHDL以及Verilog的命令都遵循一定的规则，例如VHDL不允许下划线“-”开头，而Verilog允许。不过，今天不是讨论这个问题的，今天需要讨论的都是VHDL以及Ve...
- 之前的博文都是讲单端口RAM的，它们仅有一套控制输入，例如cs，we，oe，还有数据总线以及地址。 【FPGA】单端口RAM的设计（同步读、同步写） 附上太多链接，我也累，自己找吧。 双端口RAM，顾名思义，有两套地址，数据总线，以及cs等。 从输入输出也可以看出来： input clk , // Clock Inpu... 之前的博文都是讲单端口RAM的，它们仅有一套控制输入，例如cs，we，oe，还有数据总线以及地址。 【FPGA】单端口RAM的设计（同步读、同步写） 附上太多链接，我也累，自己找吧。 双端口RAM，顾名思义，有两套地址，数据总线，以及cs等。 从输入输出也可以看出来： input clk , // Clock Inpu...
- 早在某发科提前批中就考到过加法器，如果没有记错的话，当时的加法器是串行加法器。 今天就谈谈这几种加法器。 1、等波纹进位加法器（Ripple carry adder circuit） 如下图为一个4位的等波纹进位加法器： 它是由4个1位的全加器构成，每一级的全加器的进位作为下一级的进位。 1位全加器是由组合逻辑构成的，如下图： 可知，全加器的表达式： S... 早在某发科提前批中就考到过加法器，如果没有记错的话，当时的加法器是串行加法器。 今天就谈谈这几种加法器。 1、等波纹进位加法器（Ripple carry adder circuit） 如下图为一个4位的等波纹进位加法器： 它是由4个1位的全加器构成，每一级的全加器的进位作为下一级的进位。 1位全加器是由组合逻辑构成的，如下图： 可知，全加器的表达式： S...
- 文章目录 前言状态的编码方式binaryone-hotgrayjohnsonautocompactsequentialuserspeednonesafe mode 前言 据我说知，并非在代码设计时，状态编码写成什么样子就会综合成什么样子，还需要对综合属性进行操作，那具体是什么样子呢？一起看看《FPGA之道》对这一问题是怎么描述的。 本文摘选自《FPG... 文章目录 前言状态的编码方式binaryone-hotgrayjohnsonautocompactsequentialuserspeednonesafe mode 前言 据我说知，并非在代码设计时，状态编码写成什么样子就会综合成什么样子，还需要对综合属性进行操作，那具体是什么样子呢？一起看看《FPGA之道》对这一问题是怎么描述的。 本文摘选自《FPG...
- ISE工具设计流程： NGDBuild表示翻译，MAP表示映射，PAR表示布局和布线。具体查看博文：XIlinx FPGA开发基本流程（一）（总介绍） 每一步都需要不同的数据模型。 Vivado设计流程： 也分为三个步骤，设计输入，综合，实现，红色标记的小步骤都会生成响应的dcp文件，不像ISE生成不同的文件模型。所以说，Vivado是贯穿于整个设计流程的统一... ISE工具设计流程： NGDBuild表示翻译，MAP表示映射，PAR表示布局和布线。具体查看博文：XIlinx FPGA开发基本流程（一）（总介绍） 每一步都需要不同的数据模型。 Vivado设计流程： 也分为三个步骤，设计输入，综合，实现，红色标记的小步骤都会生成响应的dcp文件，不像ISE生成不同的文件模型。所以说，Vivado是贯穿于整个设计流程的统一...
- 这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。 其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析 目录 Launch vs Capture Edges Timing Path Timing Path Sections Data Arrival Time Clock Arri... 这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。 其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析 目录 Launch vs Capture Edges Timing Path Timing Path Sections Data Arrival Time Clock Arri...
- 最近遇到一个问题，就是在使用FPGA上的一对差分时钟的时钟，总是提示这样的错误： [Place 30-172] Sub-optimal placement for a clock-capable IO pin and PLL pair. If this sub optimal condition is acceptable for this design, you m... 最近遇到一个问题，就是在使用FPGA上的一对差分时钟的时钟，总是提示这样的错误： [Place 30-172] Sub-optimal placement for a clock-capable IO pin and PLL pair. If this sub optimal condition is acceptable for this design, you m...
- 文章目录 前言VHDL数据类型常用数据类型逻辑数据类型std_logicstd_logic_vectorbooleanbitbit_vector 数值数据类型integerrealsigned & unsigned 枚举数据类型enum 数组数据类型记录数据类型type 子类型 前言 Verilog中的常用的数据类型不过是reg以及wi... 文章目录 前言VHDL数据类型常用数据类型逻辑数据类型std_logicstd_logic_vectorbooleanbitbit_vector 数值数据类型integerrealsigned & unsigned 枚举数据类型enum 数组数据类型记录数据类型type 子类型 前言 Verilog中的常用的数据类型不过是reg以及wi...
- FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时... FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时...
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