- 当我们去看有关高速串行总线与并行总线相比较的优点，会发现有这么一条描述，说串行总线能实现分割式数据传输，所有的串行总线都使用包括包和分割式数据传输协议进行数据传输。串行总线有包的概念，包可以有包界定符号，包起始控制符，包结束控制符以及中间的数据信息，CRC校验信息等。 这篇博文，我们就通过仿真来理解下这句话的含义，看看我们是如何发送数据以及如何接收到数据的。 这里稍微偏题... 当我们去看有关高速串行总线与并行总线相比较的优点，会发现有这么一条描述，说串行总线能实现分割式数据传输，所有的串行总线都使用包括包和分割式数据传输协议进行数据传输。串行总线有包的概念，包可以有包界定符号，包起始控制符，包结束控制符以及中间的数据信息，CRC校验信息等。 这篇博文，我们就通过仿真来理解下这句话的含义，看看我们是如何发送数据以及如何接收到数据的。 这里稍微偏题...
- 文章目录 前言ASIC原型验证流片 SOCSOPC小规模产品要求功能灵活可配置的产品更新换代快的产品科研领域 前言 备注：本篇博客内容摘自于《FPGA之道》 FPGA已经从最早的只应用于辅助功能以及胶合逻辑（连接各种功能块以及集成电路的逻辑电路）的简单器件，发展到现今众多产品的核心器件。并且随着功耗和成本的进一步降低，FPGA还将进入更多的应用领域。... 文章目录 前言ASIC原型验证流片 SOCSOPC小规模产品要求功能灵活可配置的产品更新换代快的产品科研领域 前言 备注：本篇博客内容摘自于《FPGA之道》 FPGA已经从最早的只应用于辅助功能以及胶合逻辑（连接各种功能块以及集成电路的逻辑电路）的简单器件，发展到现今众多产品的核心器件。并且随着功耗和成本的进一步降低，FPGA还将进入更多的应用领域。...
- 文章目录 前言Verilog中的编译指令define指令timescale指令inlcude指令 前言 本文摘自《FPGA之道》，一起来了解下Verilog中的编译指令。 Verilog中的编译指令 为了方便我们对程序编译、仿真时的控制，Verilog提供了很多编译指令，这里主要介绍几种比较常用的编译指令。注意，编译指令都不需要在结尾加类似分号这... 文章目录 前言Verilog中的编译指令define指令timescale指令inlcude指令 前言 本文摘自《FPGA之道》，一起来了解下Verilog中的编译指令。 Verilog中的编译指令 为了方便我们对程序编译、仿真时的控制，Verilog提供了很多编译指令，这里主要介绍几种比较常用的编译指令。注意，编译指令都不需要在结尾加类似分号这...
- 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial... 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial...
- 待续 &nb... 待续 &nb...
- 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿... 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿...
- 先给出UG953对BUGHCE的介绍： BUFHCE Primitive: HROW Clock Buffer for a Single Clocking Region with Clock Enable BUFHCE原语允许直接访问全局缓冲区（BUFG）资源的时钟区域入口点。 这允许访问全局时钟网络的未使用部分以用作高速，低偏斜本地（单时钟区域）布线资源。 此外，... 先给出UG953对BUGHCE的介绍： BUFHCE Primitive: HROW Clock Buffer for a Single Clocking Region with Clock Enable BUFHCE原语允许直接访问全局缓冲区（BUFG）资源的时钟区域入口点。 这允许访问全局时钟网络的未使用部分以用作高速，低偏斜本地（单时钟区域）布线资源。 此外，...
- 这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。 Verilog描述： `timescale 1ns / 1ps//// Create Date: 2019/05/28 23:15:15... 这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。 Verilog描述： `timescale 1ns / 1ps//// Create Date: 2019/05/28 23:15:15...
- 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、... 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、...
- 今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现： 任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。 个人认为，这个电路的... 今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现： 任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。 个人认为，这个电路的...
- 前面有博文写了同步读写和异步读、同步写的单端口RAM设计： 【FPGA】单端口RAM的设计（同步读、同步写） 【FPGA】单端口RAM的设计（异步读、同步写） 这篇博文讲异步读写： 在博文：【FPGA】单端口RAM的设计（异步读、同步写）中已经对异步读与同步读进行了比较，这篇博文要对同步写和异步写做一个比较： 首先是代码上的区别：易知，所谓异步写，也就是不依赖于时... 前面有博文写了同步读写和异步读、同步写的单端口RAM设计： 【FPGA】单端口RAM的设计（同步读、同步写） 【FPGA】单端口RAM的设计（异步读、同步写） 这篇博文讲异步读写： 在博文：【FPGA】单端口RAM的设计（异步读、同步写）中已经对异步读与同步读进行了比较，这篇博文要对同步写和异步写做一个比较： 首先是代码上的区别：易知，所谓异步写，也就是不依赖于时...
- 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用... 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用...
- 文章目录 前言时空变换之空域优化逻辑化简资源合并模块复用之分时复用静态重构动态重构思路转换 前言 这是三月的第二篇博客，不得不说的是，有点儿怀念在实验室学习写博客的感觉（当然，并不怀念项目缠身，整日被催进度的噩梦日子），两个大屏幕，一台换了固态硬盘，因此还算流畅的台式电脑，简直不要太爽。平日里最讨厌用笔记本电脑，是因为觉得笔记本的键盘和鼠标很不人性化... 文章目录 前言时空变换之空域优化逻辑化简资源合并模块复用之分时复用静态重构动态重构思路转换 前言 这是三月的第二篇博客，不得不说的是，有点儿怀念在实验室学习写博客的感觉（当然，并不怀念项目缠身，整日被催进度的噩梦日子），两个大屏幕，一台换了固态硬盘，因此还算流畅的台式电脑，简直不要太爽。平日里最讨厌用笔记本电脑，是因为觉得笔记本的键盘和鼠标很不人性化...
- 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发... 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发...
- 上篇博文：【FPGA】SRIO IP核系统总览以及端口介绍（一）（User Interfaces 之 I/O Port）根据数据手册PG007，介绍到了逻辑层接口的IO口，今天想研究下，这些端口如何使用，结合实际问题来想想这个问题。 我们知道I / O端口可以配置为两种样式之一：Condensed I/O or Initiator/Target. 我们考虑使用... 上篇博文：【FPGA】SRIO IP核系统总览以及端口介绍（一）（User Interfaces 之 I/O Port）根据数据手册PG007，介绍到了逻辑层接口的IO口，今天想研究下，这些端口如何使用，结合实际问题来想想这个问题。 我们知道I / O端口可以配置为两种样式之一：Condensed I/O or Initiator/Target. 我们考虑使用...
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