- 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发... 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发...
- 上篇博文：【FPGA】SRIO IP核系统总览以及端口介绍（一）（User Interfaces 之 I/O Port）根据数据手册PG007，介绍到了逻辑层接口的IO口，今天想研究下，这些端口如何使用，结合实际问题来想想这个问题。 我们知道I / O端口可以配置为两种样式之一：Condensed I/O or Initiator/Target. 我们考虑使用... 上篇博文：【FPGA】SRIO IP核系统总览以及端口介绍（一）（User Interfaces 之 I/O Port）根据数据手册PG007，介绍到了逻辑层接口的IO口，今天想研究下，这些端口如何使用，结合实际问题来想想这个问题。 我们知道I / O端口可以配置为两种样式之一：Condensed I/O or Initiator/Target. 我们考虑使用...
- 文章目录 前言基本概念介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period) 线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况 时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate 前言 本文... 文章目录 前言基本概念介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period) 线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况 时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate 前言 本文...
- 文章目录 前言时空变换之基本概念时空概念简介时空变换方案 时空变换之时域优化逻辑化简逻辑化简讨论空域方面的颠倒现象时域方面的颠倒现象逻辑化简总结 结构调整分布调整思路转换提前进位法提高多级累加器的工作频率 布局调整 前言 疫情已经持续到了3月，今天是三月初，前几日在修改论文，想来今天是新的一月的开始，应该更新博客了，日子虽然都是数字，但有些日子注... 文章目录 前言时空变换之基本概念时空概念简介时空变换方案 时空变换之时域优化逻辑化简逻辑化简讨论空域方面的颠倒现象时域方面的颠倒现象逻辑化简总结 结构调整分布调整思路转换提前进位法提高多级累加器的工作频率 布局调整 前言 疫情已经持续到了3月，今天是三月初，前几日在修改论文，想来今天是新的一月的开始，应该更新博客了，日子虽然都是数字，但有些日子注...
- 文章目录 数据类型转换函数数据对象的属性数值类属性 Signal属性 数据类型转换函数 在VHDL的众多数据类型中，归根到底，它们都是要用二进制数来表示的，所以它们之间几乎都是可以相互转换的。在有些情况下，这种转换是必须的，例如，我们需要用外部输入的一个4bits逻辑向量作为索引去数组中取数据，那么在VHDL代码层级上，从逻辑向量到整数的转换就必然进... 文章目录 数据类型转换函数数据对象的属性数值类属性 Signal属性 数据类型转换函数 在VHDL的众多数据类型中，归根到底，它们都是要用二进制数来表示的，所以它们之间几乎都是可以相互转换的。在有些情况下，这种转换是必须的，例如，我们需要用外部输入的一个4bits逻辑向量作为索引去数组中取数据，那么在VHDL代码层级上，从逻辑向量到整数的转换就必然进...
- 文章目录 前言乘法器的相关约束use_dsp48mult_style 前言 这是这个话题的第二篇，最重要的前言是本文节选自：《FPGA之道》。 乘法器的相关约束 通常，FPGA开发者们无需显式的使用相关的乘法器约束，因为当需要使用乘法器时，一般都会调用集成开发环境提供的乘法器IP核，并在其中完成乘法器的相关配置即可。这也就是说，编译器通常帮我们完... 文章目录 前言乘法器的相关约束use_dsp48mult_style 前言 这是这个话题的第二篇，最重要的前言是本文节选自：《FPGA之道》。 乘法器的相关约束 通常，FPGA开发者们无需显式的使用相关的乘法器约束，因为当需要使用乘法器时，一般都会调用集成开发环境提供的乘法器IP核，并在其中完成乘法器的相关配置即可。这也就是说，编译器通常帮我们完...
- 文章目录 前言同步时序逻辑的分析原理逻辑锥的概念逻辑锥的划分逻辑锥的求解建立时间求解原理保持时间求解原理 一般逻辑锥的求解一般建立时间求解一般保持时间求解 前言 本文来自于《FPGA 之道》。 同步时序逻辑的分析原理 FPGA设计中最最常见并且占FPGA设计比重最大的就要数同步时序逻辑了，那么，经过了上一章节中示例的分析，接下来就让我们来简... 文章目录 前言同步时序逻辑的分析原理逻辑锥的概念逻辑锥的划分逻辑锥的求解建立时间求解原理保持时间求解原理 一般逻辑锥的求解一般建立时间求解一般保持时间求解 前言 本文来自于《FPGA 之道》。 同步时序逻辑的分析原理 FPGA设计中最最常见并且占FPGA设计比重最大的就要数同步时序逻辑了，那么，经过了上一章节中示例的分析，接下来就让我们来简...
- 本文转载自：跨时钟域处理 题目：多时钟域设计中，如何处理跨时钟域 单bit：两级触发器同步（适用于慢到快）多bit：采用异步FIFO，异步双口RAM加握手信号格雷码转换 题目：编写Verilog代码描述跨时钟域信号传输，慢时钟域到快时钟域 reg [1:0] signal_r;//-----------------------------------------... 本文转载自：跨时钟域处理 题目：多时钟域设计中，如何处理跨时钟域 单bit：两级触发器同步（适用于慢到快）多bit：采用异步FIFO，异步双口RAM加握手信号格雷码转换 题目：编写Verilog代码描述跨时钟域信号传输，慢时钟域到快时钟域 reg [1:0] signal_r;//-----------------------------------------...
- 这篇博文单讲ODDR，而不去深入理解和它相关的什么OLOGIC（花里胡哨）： 为什么要花时间研究一下ODDR的工作原理呢？源于在之前的程序中用到了这个原语，虽疑惑为什么要用，但还是从用了之后有什么效果以及怎么用来下手吧。 先看看ODDR的原语介绍： ODDR是一个原理，全名叫：DedicatedDual Data Rate (DDR) Output Register，即... 这篇博文单讲ODDR，而不去深入理解和它相关的什么OLOGIC（花里胡哨）： 为什么要花时间研究一下ODDR的工作原理呢？源于在之前的程序中用到了这个原语，虽疑惑为什么要用，但还是从用了之后有什么效果以及怎么用来下手吧。 先看看ODDR的原语介绍： ODDR是一个原理，全名叫：DedicatedDual Data Rate (DDR) Output Register，即...
- Messaging Port 消息传递端口是可选接口（消息也可以组合到I / O端口上，并使用Vivado集成设计环境（IDE）设置视为写入事务）。 单独的Messaging端口遵循Initiator / Target样式。 Initiator / Target端口样式允许将针对远程设备的事务与针对本地端点的事务分开。 图2-5详细说明了Messaging端口。 本... Messaging Port 消息传递端口是可选接口（消息也可以组合到I / O端口上，并使用Vivado集成设计环境（IDE）设置视为写入事务）。 单独的Messaging端口遵循Initiator / Target样式。 Initiator / Target端口样式允许将针对远程设备的事务与针对本地端点的事务分开。 图2-5详细说明了Messaging端口。 本...
- 文章目录 前言时钟及时钟域时钟，时序逻辑的心跳时钟信号基本特征时钟信号基本特征参数介绍如何区分时钟和数据 时钟信号的分类按来源分外部时钟再生时钟门控时钟行波时钟 按波形分连续时钟间歇时钟不规则时钟 时钟域时钟域的概念时钟树简介时钟树的分类正确的时钟使用方式什么情况下时钟应该“上树”？如何选择时钟树？时钟信号怎么“上树”？使用全局时钟树资源方法一，通过正确的物理... 文章目录 前言时钟及时钟域时钟，时序逻辑的心跳时钟信号基本特征时钟信号基本特征参数介绍如何区分时钟和数据 时钟信号的分类按来源分外部时钟再生时钟门控时钟行波时钟 按波形分连续时钟间歇时钟不规则时钟 时钟域时钟域的概念时钟树简介时钟树的分类正确的时钟使用方式什么情况下时钟应该“上树”？如何选择时钟树？时钟信号怎么“上树”？使用全局时钟树资源方法一，通过正确的物理...
- 文章目录 前言常用时序约束介绍时序环境约束分组时序约束TNMTNM_NETTIMEGRP 常用时序约束周期约束输入时钟周期约束内部时钟周期约束关联时钟周期约束差分时钟周期约束 输入约束SDR输入约束DDR输入约束MDR输入约束差分输入约束 组间约束焊盘到焊盘路径约束多周期路径约束跨时钟域路径约束跨时钟域忽略约束路径中间点约束 输出约束直接同步输出约束间接同步输出... 文章目录 前言常用时序约束介绍时序环境约束分组时序约束TNMTNM_NETTIMEGRP 常用时序约束周期约束输入时钟周期约束内部时钟周期约束关联时钟周期约束差分时钟周期约束 输入约束SDR输入约束DDR输入约束MDR输入约束差分输入约束 组间约束焊盘到焊盘路径约束多周期路径约束跨时钟域路径约束跨时钟域忽略约束路径中间点约束 输出约束直接同步输出约束间接同步输出...
- 上篇博文讲了使用Moore状态机来设计一个序列检测器：序列检测器的Moore状态机实现 原理一致，这里只不过采用了Mealy状态机实现，快速给出： 状态转移图如下：被检测序列为1101，也就是说，如果出现1101序列，则输出为1，否则输出为0。 Verilog HDL代码为： `timescale 1ns / 1ps//// Company: // Enginee... 上篇博文讲了使用Moore状态机来设计一个序列检测器：序列检测器的Moore状态机实现 原理一致，这里只不过采用了Mealy状态机实现，快速给出： 状态转移图如下：被检测序列为1101，也就是说，如果出现1101序列，则输出为1，否则输出为0。 Verilog HDL代码为： `timescale 1ns / 1ps//// Company: // Enginee...
- MultiBoot的大致过程如下图： MultiBoot的配置文件由两个比特流文件生成，第一个为备份文件，永远都不会变，称为Golden_image，从Flash的0地址存储。 第二个为更新文件，后面远程更新，更新的就是这个文件，称为Update_image，存放在某个地址处，这个地址有热启动地址寄存器（WBSTAR）指定。 配置过程大致如下： FPGA从FLASH的... MultiBoot的大致过程如下图： MultiBoot的配置文件由两个比特流文件生成，第一个为备份文件，永远都不会变，称为Golden_image，从Flash的0地址存储。 第二个为更新文件，后面远程更新，更新的就是这个文件，称为Update_image，存放在某个地址处，这个地址有热启动地址寄存器（WBSTAR）指定。 配置过程大致如下： FPGA从FLASH的...
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