- 在Verilog HDL中，使用localparam（局部参数）声明常量，可以使代码清晰并有助于以后的维护，例如声明数据总线的位宽和范围： localparam DATA_WIDTH = 8; DATA_RANGE = 2**DATA_WIDTH; 或定义符号端口名称： UART_PORT = 4'b0001; LCD_PORT = 4'b001... 在Verilog HDL中，使用localparam（局部参数）声明常量，可以使代码清晰并有助于以后的维护，例如声明数据总线的位宽和范围： localparam DATA_WIDTH = 8; DATA_RANGE = 2**DATA_WIDTH; 或定义符号端口名称： UART_PORT = 4'b0001; LCD_PORT = 4'b001...
- 转载自：https://www.cnblogs.com/rouwawa/p/7102173.html 上两篇博文Cordic算法——圆周系统之旋转模式、Cordic算法——圆周系统之向量模式做了理论分析和实现，但是所用到的变量依然是浮点型，而cordic真正的用处是基于FPGA等只能处理定点的平台。只需将满足精度的浮点数，放大2^n倍，取整，... 转载自：https://www.cnblogs.com/rouwawa/p/7102173.html 上两篇博文Cordic算法——圆周系统之旋转模式、Cordic算法——圆周系统之向量模式做了理论分析和实现，但是所用到的变量依然是浮点型，而cordic真正的用处是基于FPGA等只能处理定点的平台。只需将满足精度的浮点数，放大2^n倍，取整，...
- 1、简述建立时间和保持时间，画图表示？ 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 2、简述触发器和锁存器之间的差别？ 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 D触发器对时钟边沿... 1、简述建立时间和保持时间，画图表示？ 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 2、简述触发器和锁存器之间的差别？ 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 D触发器对时钟边沿...
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- 固件远程更新之STARTUPE2原语（fpga控制flash） 上个格式不方便看，看这个转载的： https://blog.csdn.net/Reborn_Lee/article/details/89187417 针对所有 ISE 版本和 Vivado 2017.2 及更早版本的 Zynq-7000 SoC RSVDGND 引脚和 PL STARTUPE2 原语需求的... 固件远程更新之STARTUPE2原语（fpga控制flash） 上个格式不方便看，看这个转载的： https://blog.csdn.net/Reborn_Lee/article/details/89187417 针对所有 ISE 版本和 Vivado 2017.2 及更早版本的 Zynq-7000 SoC RSVDGND 引脚和 PL STARTUPE2 原语需求的...
- 文章目录 前言功能仿真篇仿真原理串行模仿并行思路分析有限模仿无限思路分析组合逻辑仿真原理时序逻辑仿真原理HDL的仿真原理仿真时间与物理时间 前言 本文摘自《FPGA之道》。 功能仿真篇 功能仿真是所有仿真类型中最重要的，也是占项目开发比重最大的仿真，对任何一个项目的开发来说几乎都是必须的，所以在此单独使用一个篇章对它进行介绍。因此，本篇所指... 文章目录 前言功能仿真篇仿真原理串行模仿并行思路分析有限模仿无限思路分析组合逻辑仿真原理时序逻辑仿真原理HDL的仿真原理仿真时间与物理时间 前言 本文摘自《FPGA之道》。 功能仿真篇 功能仿真是所有仿真类型中最重要的，也是占项目开发比重最大的仿真，对任何一个项目的开发来说几乎都是必须的，所以在此单独使用一个篇章对它进行介绍。因此，本篇所指...
- 组合逻辑电路与时序逻辑电路 数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑；另一类叫做时序逻辑电路，简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入，那么该数字电路为组合逻辑电路。相反，如果数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态，那么该数字电路为时序逻辑... 组合逻辑电路与时序逻辑电路 数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑；另一类叫做时序逻辑电路，简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入，那么该数字电路为组合逻辑电路。相反，如果数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态，那么该数字电路为时序逻辑...
- 在FPGA正常工作时，配置数据存储在SRAM中，这个SRAM单元也被称为配置存储器（configure RAM）。由于SRAM是易失性存储器，因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization），等到初始化完成以后，芯片才会按照用户设计的功能正常工作，即进入用... 在FPGA正常工作时，配置数据存储在SRAM中，这个SRAM单元也被称为配置存储器（configure RAM）。由于SRAM是易失性存储器，因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization），等到初始化完成以后，芯片才会按照用户设计的功能正常工作，即进入用...
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