- IC/FPGA逻辑设计笔试题中最常见的体型莫过于FIFO最小深度的计算了，以前看到过计算FIFO最小深度，需要代入公式，直到看到这篇文档，才觉得使用逻辑分析的方法来看更能让人理解的更为深刻。 文档把计算FIFO的最小深度的情况几乎列全了，所以几乎可以说看完这篇几乎就掌握了所有计算FIFO深度的问题了。（感谢作者） 计算FIFO深度最小深度的总的思路大概是： 算出写... IC/FPGA逻辑设计笔试题中最常见的体型莫过于FIFO最小深度的计算了，以前看到过计算FIFO最小深度，需要代入公式，直到看到这篇文档，才觉得使用逻辑分析的方法来看更能让人理解的更为深刻。 文档把计算FIFO的最小深度的情况几乎列全了，所以几乎可以说看完这篇几乎就掌握了所有计算FIFO深度的问题了。（感谢作者） 计算FIFO深度最小深度的总的思路大概是： 算出写...
- 1、数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。 2、什么是竞争和冒险？如何消除？ 之前写过类似... 1、数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。 2、什么是竞争和冒险？如何消除？ 之前写过类似...
- 尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。 本文引用地址: http://www.21ic.com/embed/hardware/processor/201808/69530.html 复位结束配置开始 有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复... 尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。 本文引用地址: http://www.21ic.com/embed/hardware/processor/201808/69530.html 复位结束配置开始 有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复...
- 不是没有方法，但方法也不多，最典型的就是使用格雷码。 消除不稳定态的原理 通过上篇博文：https://blog.csdn.net/Reborn_Lee/article/details/84439777 通过对多触发器寄存器的分析，我们知道了产生不稳定态的原因，那就是组成寄存器的各个触发器输出变化时刻的客观不一致性。（我们希望各个触发器输出变化时刻一致）。因此，要想消除... 不是没有方法，但方法也不多，最典型的就是使用格雷码。 消除不稳定态的原理 通过上篇博文：https://blog.csdn.net/Reborn_Lee/article/details/84439777 通过对多触发器寄存器的分析，我们知道了产生不稳定态的原因，那就是组成寄存器的各个触发器输出变化时刻的客观不一致性。（我们希望各个触发器输出变化时刻一致）。因此，要想消除...
- 目录 整体架构介绍 旋转因子介绍 代码文件结构 重点难点易错点 整体架构介绍 16点并行FFT分为4级蝶形运算，每一级蝶形运算有一个基本的蝶形单元： 如下是16点DIT FFT的数据流图： 可见，第0级蝶形运算的输入的顺序是： x(0)、x(8)、x(4)、x(12)、x(2)、x(10)、x(6)、x(14)、x(1)、x(9)、x(5)、x(1... 目录 整体架构介绍 旋转因子介绍 代码文件结构 重点难点易错点 整体架构介绍 16点并行FFT分为4级蝶形运算，每一级蝶形运算有一个基本的蝶形单元： 如下是16点DIT FFT的数据流图： 可见，第0级蝶形运算的输入的顺序是： x(0)、x(8)、x(4)、x(12)、x(2)、x(10)、x(6)、x(14)、x(1)、x(9)、x(5)、x(1...
- 时钟偏斜的概念有很多人知道，也有很多人写成了博客，但是时钟偏斜的影响却很少有人提及，有幸偶看《高性能FPGA系统——时序设计与分析》，上面对时钟偏斜的分析可谓之全面了，记录下来备忘！ 时钟偏斜的概念？ 时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。如下图示意： 也就是说由于时钟网络布线存在传输延迟，因此时钟偏斜是同一个时钟网络上的同一个时... 时钟偏斜的概念有很多人知道，也有很多人写成了博客，但是时钟偏斜的影响却很少有人提及，有幸偶看《高性能FPGA系统——时序设计与分析》，上面对时钟偏斜的分析可谓之全面了，记录下来备忘！ 时钟偏斜的概念？ 时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。如下图示意： 也就是说由于时钟网络布线存在传输延迟，因此时钟偏斜是同一个时钟网络上的同一个时...
- 目录 背景 正文 测试 放置在Module前 放置在变量声明前 附加测试 放置在某个变量声明前 放置在Module前 相关链接 背景 在做一些FPGA算法的时候，我们不可避免的使用到大量的算术运算，例如复数乘法器，乘法器，加法器，减法器，还有乘加，乘减，乘累加等等。 我们都知道FPGA底层有专用的DSP48E资源，也有大量的逻辑资源，放着专用资源DS... 目录 背景 正文 测试 放置在Module前 放置在变量声明前 附加测试 放置在某个变量声明前 放置在Module前 相关链接 背景 在做一些FPGA算法的时候，我们不可避免的使用到大量的算术运算，例如复数乘法器，乘法器，加法器，减法器，还有乘加，乘减，乘累加等等。 我们都知道FPGA底层有专用的DSP48E资源，也有大量的逻辑资源，放着专用资源DS...
- 目录 为什么要创建多个runs？ 如果创建多个runs？ runs的类型 相关的TCL命令 为什么要创建多个runs？ 你有没有遇到过这种情况，我建立的一个Vivado项目，需要在不同的板子上使用，如果仅仅使用一个runs的话， 那么我必须创建两个Vivado项目，分别选择不同的fpga芯片，或者来回切换fpga芯片类型？ 这都不是好的选择，我... 目录 为什么要创建多个runs？ 如果创建多个runs？ runs的类型 相关的TCL命令 为什么要创建多个runs？ 你有没有遇到过这种情况，我建立的一个Vivado项目，需要在不同的板子上使用，如果仅仅使用一个runs的话， 那么我必须创建两个Vivado项目，分别选择不同的fpga芯片，或者来回切换fpga芯片类型？ 这都不是好的选择，我...
- 目录 2019年8月 2019年9月22 2019年11月22 最后附上本群的公告变迁 2019年8月 一年一度的校招又来了一段时间了，突然发现，一个人的力量是有限的，面对很多笔试，面试中的很多问题，也许会感到很无助，于是决定建立一个群，专门用来分享，讨论笔试面试题目。 现诚邀路过的同行加入，共同奋斗，互帮互助。 2019年9月22 从突发灵感，邀请同行... 目录 2019年8月 2019年9月22 2019年11月22 最后附上本群的公告变迁 2019年8月 一年一度的校招又来了一段时间了，突然发现，一个人的力量是有限的，面对很多笔试，面试中的很多问题，也许会感到很无助，于是决定建立一个群，专门用来分享，讨论笔试面试题目。 现诚邀路过的同行加入，共同奋斗，互帮互助。 2019年9月22 从突发灵感，邀请同行...
- 上篇博文：状态机，FPGA的灵魂，说到了状态机的基础知识，讲到了状态机的组成六要素，工作四要素。 这篇博文来讲状态机的模型之Moore状态机，从标题也能看出，状态机的知识并没有结束，后面还会提到Mealy型状态机。 Moore型状态机 根据状态机的输出与其现态、输入之间的关系，可将FPGA中的状态机抽象为三种基本模型——Moore、Mealy和Mix，即摩尔型，米利型和... 上篇博文：状态机，FPGA的灵魂，说到了状态机的基础知识，讲到了状态机的组成六要素，工作四要素。 这篇博文来讲状态机的模型之Moore状态机，从标题也能看出，状态机的知识并没有结束，后面还会提到Mealy型状态机。 Moore型状态机 根据状态机的输出与其现态、输入之间的关系，可将FPGA中的状态机抽象为三种基本模型——Moore、Mealy和Mix，即摩尔型，米利型和...
- 目录 1 SRIO事务及其类型 2 常用的I/O逻辑操作事务 3 HELLO包格式（重点） 4 SRIO数据包包格式 5 控制符号数据包格式 1 SRIO事务及其类型 SRIO（Serial Rapid IO）事务（transaction）类型有SRIO包（packet）中的Ftype和Ttype决定，其中比较重要的是Nread（Ftype = 2，Ttype... 目录 1 SRIO事务及其类型 2 常用的I/O逻辑操作事务 3 HELLO包格式（重点） 4 SRIO数据包包格式 5 控制符号数据包格式 1 SRIO事务及其类型 SRIO（Serial Rapid IO）事务（transaction）类型有SRIO包（packet）中的Ftype和Ttype决定，其中比较重要的是Nread（Ftype = 2，Ttype...
- 如下，经典的时序分析模型： 不同的路径使用不同的约束： 上游芯片到FPGA内部第一级触发器的路径使用set_input_delay来约束； FGPA内部的触发器之间使用create_clock来约束； FPGA末级触发器到下游芯片的时序元件之间用set_output_delay来约束； 最后一个路径是纯粹的组合逻辑用set_m... 如下，经典的时序分析模型： 不同的路径使用不同的约束： 上游芯片到FPGA内部第一级触发器的路径使用set_input_delay来约束； FGPA内部的触发器之间使用create_clock来约束； FPGA末级触发器到下游芯片的时序元件之间用set_output_delay来约束； 最后一个路径是纯粹的组合逻辑用set_m...
- 不说具体应用，仅仅说说如果自己的FPGA开发板是高电平复位有效，而自己又需要使用低电平有效的复位操作怎么办呢？ FPGA的高电平复位实例： FPGA低电平复位实例： 一定要对自己所用的FPGA复位是高电平还是低电平弄清楚，否则会出现问题，而自己又胡乱找原因，最后还怀疑自己。 一般来说，对于高电平复位的fpga，我们在编写Verilog代码时，如果要复位，就是这... 不说具体应用，仅仅说说如果自己的FPGA开发板是高电平复位有效，而自己又需要使用低电平有效的复位操作怎么办呢？ FPGA的高电平复位实例： FPGA低电平复位实例： 一定要对自己所用的FPGA复位是高电平还是低电平弄清楚，否则会出现问题，而自己又胡乱找原因，最后还怀疑自己。 一般来说，对于高电平复位的fpga，我们在编写Verilog代码时，如果要复位，就是这...
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- 时序问题一直是一个难以理解的难点，这里通过一个简单的实际案例来学习下时序分析，以及解决的方案。 本博文使用Vivado来进行测试分析。 下面给出测试代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/03/19 09:58:03// Design Name: // Modu... 时序问题一直是一个难以理解的难点，这里通过一个简单的实际案例来学习下时序分析，以及解决的方案。 本博文使用Vivado来进行测试分析。 下面给出测试代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/03/19 09:58:03// Design Name: // Modu...
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香橙派AIpro的远程推理框架与实验案例2025/07/04 周五 19:00-20:00
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基于鸿蒙平台终端设备的应用场景越来越多、使用范围越来越广。本课程以云数据库服务为例，介绍云侧项目应用的创建、新建对象类型、新增存储区及向对象类型中添加数据对象的方法，端侧（HarmonyOS平台）一体化工程项目的创建、云数据资源的关联方法及对云侧数据的增删改查等操作方法，为开发端云一体化应用打下坚实基础。
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