- 目录 时序路径： Clock Setup Check： Clock Hold Check： Timing Report in Vivado: 时序路径： 关于时序路径，曾也有几篇博文讲到：【 FPGA 】时序分析中的基本概念和术语 时序路径分为四种，下面这张图明明白白我的心。 图1中包含了主要的时序分析路径： 1.  ... 目录 时序路径： Clock Setup Check： Clock Hold Check： Timing Report in Vivado: 时序路径： 关于时序路径，曾也有几篇博文讲到：【 FPGA 】时序分析中的基本概念和术语 时序路径分为四种，下面这张图明明白白我的心。 图1中包含了主要的时序分析路径： 1.  ...
- 上篇博文讲了三态门：https://blog.csdn.net/Reborn_Lee/article/details/83753290 姊妹篇：【 FPGA 】总线实现形式之选择器 三态门的高阻特性，实际上就是为这里利用这个特性做准备的。 两种总线的实现方式类似，也就是二者的硬件描述都是分为三个部分： 1、选择器控制信号产生部分，采用抢占式优先级译码器（【 FPGA ... 上篇博文讲了三态门：https://blog.csdn.net/Reborn_Lee/article/details/83753290 姊妹篇：【 FPGA 】总线实现形式之选择器 三态门的高阻特性，实际上就是为这里利用这个特性做准备的。 两种总线的实现方式类似，也就是二者的硬件描述都是分为三个部分： 1、选择器控制信号产生部分，采用抢占式优先级译码器（【 FPGA ...
- 本博文内容是学习课程做的笔记，只记录了一些，由于没有基础，且讲的也不是太清楚，只吸收了一部分内容，记录下来备忘。 目录： Objects的基本概念？ 首先讲解Vivado中objects的基本概念，然后是如何使用这5个Tcl命令。 cell可以是Verilog中的实例化后的模块，也可以是一些LUT、DSP48E等资源，它们有相应的pin，pin... 本博文内容是学习课程做的笔记，只记录了一些，由于没有基础，且讲的也不是太清楚，只吸收了一部分内容，记录下来备忘。 目录： Objects的基本概念？ 首先讲解Vivado中objects的基本概念，然后是如何使用这5个Tcl命令。 cell可以是Verilog中的实例化后的模块，也可以是一些LUT、DSP48E等资源，它们有相应的pin，pin...
- 这个同步FIFO的设计方法是调用异步读写双端口RAM来实现的。 关于异步读写双端口RAM的设计，前面博文已经讲到过了：【FPGA】双端口RAM的设计（异步读写） 此时使用双端口RAM来设计FIFO，可以使用一套端口进行写操作，一套端口进行读操作的方式来实现，例如例化方式大概是这样的： ram_dp_ar_aw #(DATA_WIDTH,ADDR_WIDTH) DP... 这个同步FIFO的设计方法是调用异步读写双端口RAM来实现的。 关于异步读写双端口RAM的设计，前面博文已经讲到过了：【FPGA】双端口RAM的设计（异步读写） 此时使用双端口RAM来设计FIFO，可以使用一套端口进行写操作，一套端口进行读操作的方式来实现，例如例化方式大概是这样的： ram_dp_ar_aw #(DATA_WIDTH,ADDR_WIDTH) DP...
- 在FPGA的HR BANK上供电3.3V，先就其差分端口而言，LVDS电平以及LVDS25电平能否约束到这个BANK上呢？ 解决这个问题前，先了解下 1、什么是HR Bank以及HP bank： Xilinx的7系列FPGA有两种IO Bank：HP（High Performace）和HR（High Range）。HP（high-performance）I/O bank... 在FPGA的HR BANK上供电3.3V，先就其差分端口而言，LVDS电平以及LVDS25电平能否约束到这个BANK上呢？ 解决这个问题前，先了解下 1、什么是HR Bank以及HP bank： Xilinx的7系列FPGA有两种IO Bank：HP（High Performace）和HR（High Range）。HP（high-performance）I/O bank...
- SRIO这种高速串口复杂就复杂在它的协议上，三层协议：逻辑层，传输层以及物理层。 数据手册会说这三层协议是干什么的呢？也就是分工（【FPGA】SRIO IP核系统总览以及端口介绍（一）（User Interfaces 之 I/O Port））： 逻辑层定义整体协议和数据包格式。 这是端点启动和完成事务（transaction）所必需的信息。 传输层提供数据包从端点移动到... SRIO这种高速串口复杂就复杂在它的协议上，三层协议：逻辑层，传输层以及物理层。 数据手册会说这三层协议是干什么的呢？也就是分工（【FPGA】SRIO IP核系统总览以及端口介绍（一）（User Interfaces 之 I/O Port））： 逻辑层定义整体协议和数据包格式。 这是端点启动和完成事务（transaction）所必需的信息。 传输层提供数据包从端点移动到...
- 在自己总结FPGA配置模式之前，看到一篇关于Altera的FPGA芯片的配置方式的文章，写的不错，拿来学习下。 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。 如何实现快速的时序收敛、降低功耗... 在自己总结FPGA配置模式之前，看到一篇关于Altera的FPGA芯片的配置方式的文章，写的不错，拿来学习下。 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。 如何实现快速的时序收敛、降低功耗...
- 设计一个序列检测器，检测序列1101，检测到输出1，否则输出0. 用状态机来实现序列检测器是非常合适的，下面先给出状态转移图，之后用Moore状态机来实现这个序列检测器： （注：此处所画为无重叠检测，有重叠检测只需要改变最后一个状态即可，例如本例里，有重叠检测，如果S4状态下输入为1，则需要转向S2状态，其他不变。） 图1：Moore状态机状态转移图 先给出行为仿... 设计一个序列检测器，检测序列1101，检测到输出1，否则输出0. 用状态机来实现序列检测器是非常合适的，下面先给出状态转移图，之后用Moore状态机来实现这个序列检测器： （注：此处所画为无重叠检测，有重叠检测只需要改变最后一个状态即可，例如本例里，有重叠检测，如果S4状态下输入为1，则需要转向S2状态，其他不变。） 图1：Moore状态机状态转移图 先给出行为仿...
- 实验的功能很简单，就是让4个数码管每隔1s递增显示，使用动态扫描的方式来实现。 从这个功能的描述可以看出，我们首先要写一个计数器模块，来让计数值每隔1s增加1，暂时实现的是16进制的东西，从0到f，之后10到1f等等。 我们的实验平台的系统时钟是25MHz，不是25MHz的实验平台，可以通过PLL来分频或倍频得到25MHz的时钟。 其次，写一个模块来控制... 实验的功能很简单，就是让4个数码管每隔1s递增显示，使用动态扫描的方式来实现。 从这个功能的描述可以看出，我们首先要写一个计数器模块，来让计数值每隔1s增加1，暂时实现的是16进制的东西，从0到f，之后10到1f等等。 我们的实验平台的系统时钟是25MHz，不是25MHz的实验平台，可以通过PLL来分频或倍频得到25MHz的时钟。 其次，写一个模块来控制...
- 原文地址：http://www.elecfans.com/emb/fpga/20140124334884_2.html IPROG指令的作用是对FPGA芯片进行复位操作，该复位操作对FPGA内部的应用程序进行复位，复位过程中除专用配置管脚和JTAG管脚，其他输入/输出管脚均为高阻态。完成复位操作后，将默认的加载地址用热启动地址寄存器（Warm Boot Start Addr... 原文地址：http://www.elecfans.com/emb/fpga/20140124334884_2.html IPROG指令的作用是对FPGA芯片进行复位操作，该复位操作对FPGA内部的应用程序进行复位，复位过程中除专用配置管脚和JTAG管脚，其他输入/输出管脚均为高阻态。完成复位操作后，将默认的加载地址用热启动地址寄存器（Warm Boot Start Addr...
- 目录 门控时钟定义？ 到底要不要使用门控时钟？ 门控时钟降低功耗的原理？ 门控时钟设计原理？ 参考文献： 门控时钟定义？ 门控时钟，指的是由组合逻辑产生的时钟，其中，组合逻辑的输入可以全部是数据信号，也可以包含原始时钟信号。由于组合逻辑中的基本单元是与或非等门电路，而与门和非门又具有“开关性”，故该类时钟又称为门控时钟。 通常情况下，不建议使... 目录 门控时钟定义？ 到底要不要使用门控时钟？ 门控时钟降低功耗的原理？ 门控时钟设计原理？ 参考文献： 门控时钟定义？ 门控时钟，指的是由组合逻辑产生的时钟，其中，组合逻辑的输入可以全部是数据信号，也可以包含原始时钟信号。由于组合逻辑中的基本单元是与或非等门电路，而与门和非门又具有“开关性”，故该类时钟又称为门控时钟。 通常情况下，不建议使...
- 又复习了一遍博客：【FPGA】FPGA中的缓冲与驱动那些事 感觉还是有必要根据自己的理解来写一篇有管buffer的博客的。 例如FPGA的时钟有外部晶振提供，我内部处理需要多个频率的时钟，这时候也许需要使用多个分频器（PLL，或MMCM等），外部晶振进来的时钟不能驱动多个PLL（两个都不能），我们需要使用IBUFG或IBUFGDS原语，外部时钟是单端的就用IBUFG，如果... 又复习了一遍博客：【FPGA】FPGA中的缓冲与驱动那些事 感觉还是有必要根据自己的理解来写一篇有管buffer的博客的。 例如FPGA的时钟有外部晶振提供，我内部处理需要多个频率的时钟，这时候也许需要使用多个分频器（PLL，或MMCM等），外部晶振进来的时钟不能驱动多个PLL（两个都不能），我们需要使用IBUFG或IBUFGDS原语，外部时钟是单端的就用IBUFG，如果...
- 上篇博文讲了：Moore型状态机，这篇博文和上篇博文思路一致，如果读懂了上篇博文，这篇博文就很容易理解了。 如果一个状态机的输出是由现态和输入共同决定的，那么它就是一个Mealy型的状态机。而按照驱动输出的数字电路特性，又将Mealy型状态机细分为Mealy 1型、Mealy 2型、Mealy 3型，详细介绍如下： （1）Mealy 1型 Mealy 1型状态机的原理框... 上篇博文讲了：Moore型状态机，这篇博文和上篇博文思路一致，如果读懂了上篇博文，这篇博文就很容易理解了。 如果一个状态机的输出是由现态和输入共同决定的，那么它就是一个Mealy型的状态机。而按照驱动输出的数字电路特性，又将Mealy型状态机细分为Mealy 1型、Mealy 2型、Mealy 3型，详细介绍如下： （1）Mealy 1型 Mealy 1型状态机的原理框...
- 上篇博文是设置输入延迟：设置输入延迟，这篇博文基本和上篇博文一致，下面一起看看： 在XDC中，参考点为下游芯片的捕获沿，相比于ISE的UCF，参考点是发送沿。二者之间的关系如上图所示。 由于是下游芯片的捕获沿为参考点，所以建立时间为正，保持时间为负。 下面分析静态时序路径： ... 上篇博文是设置输入延迟：设置输入延迟，这篇博文基本和上篇博文一致，下面一起看看： 在XDC中，参考点为下游芯片的捕获沿，相比于ISE的UCF，参考点是发送沿。二者之间的关系如上图所示。 由于是下游芯片的捕获沿为参考点，所以建立时间为正，保持时间为负。 下面分析静态时序路径： ...
- 目录 方法一 方法二 波特率参数化产生方法 上篇博文介绍了：RS232接口是如何工作的？ 讲到了该接口的传输速率，也就是波特率可以为： 1200 bauds.9600 bauds.38400 bauds.115200 bauds (usually the fastest you can go). 在这里，我们希望以最大速度使用串行链路，即115200波特（较慢的... 目录 方法一 方法二 波特率参数化产生方法 上篇博文介绍了：RS232接口是如何工作的？ 讲到了该接口的传输速率，也就是波特率可以为： 1200 bauds.9600 bauds.38400 bauds.115200 bauds (usually the fastest you can go). 在这里，我们希望以最大速度使用串行链路，即115200波特（较慢的...
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