- 上篇博文：测了回响脉冲的宽度为多少个10us，这篇博文要算出距离，且用数码管显示距离的十进制结果。 功能框图如下： 、 距离计算： 还是先给出程序之后在简单解释吧。 顶层模块： ///工程硬件平台： Xilinx Spartan 6 FPGA///每100ms产生1个超声波测距模块所需的10us高脉冲激励，并用数码管以10进制数据显示最... 上篇博文：测了回响脉冲的宽度为多少个10us，这篇博文要算出距离，且用数码管显示距离的十进制结果。 功能框图如下： 、 距离计算： 还是先给出程序之后在简单解释吧。 顶层模块： ///工程硬件平台： Xilinx Spartan 6 FPGA///每100ms产生1个超声波测距模块所需的10us高脉冲激励，并用数码管以10进制数据显示最...
- 目录 （1）什么情况下，时钟应该“上树”？ （2）如何选择时钟树？ （3）时钟信号如何“上树”？ （4）被“拉下树”的时钟信号 上篇博文：时钟域问题简介，介绍了时钟域的相关知识，形象的说就是时钟信号的“势力”范围，它通过时钟树的形式实现。 时钟树不仅可以做到高扇出，还可以做到让时钟信号到达各个触发器的时刻尽可能一致，也即保证时钟信号到达时钟域内... 目录 （1）什么情况下，时钟应该“上树”？ （2）如何选择时钟树？ （3）时钟信号如何“上树”？ （4）被“拉下树”的时钟信号 上篇博文：时钟域问题简介，介绍了时钟域的相关知识，形象的说就是时钟信号的“势力”范围，它通过时钟树的形式实现。 时钟树不仅可以做到高扇出，还可以做到让时钟信号到达各个触发器的时刻尽可能一致，也即保证时钟信号到达时钟域内...
- 先写个模子在这里，后面填充说明内容。 &nb... 先写个模子在这里，后面填充说明内容。 &nb...
- 使用MATLAB生成滤波器有很多学问，这里只是作为初步的探索，和FPGA的更多结合，也正在探索中，相关博文例如：【 FPGA 】FIR滤波器目录，该专题目录正在记录我学习FIR滤波器的过程。 MATLAB生成30阶低通1MHz海明窗函数设计步骤： （1）在MATLAB命令窗口中输入“fdatool”出现如下对话框： 注意，在MATLAB2018以后的版... 使用MATLAB生成滤波器有很多学问，这里只是作为初步的探索，和FPGA的更多结合，也正在探索中，相关博文例如：【 FPGA 】FIR滤波器目录，该专题目录正在记录我学习FIR滤波器的过程。 MATLAB生成30阶低通1MHz海明窗函数设计步骤： （1）在MATLAB命令窗口中输入“fdatool”出现如下对话框： 注意，在MATLAB2018以后的版...
- 记录一个小实验吧，实验的目的是仅仅是塞塞牙缝而已，没其他意思，很简单。 功能：拨码开关控制led灯工作与否，拨码开关为on，led灯工作，否则不工作；导航按键up和down，也就是独立按键而已，控制led等流动方向。当按下导航开关up时，led灯从高到低流动，按下down时，led灯从低到高流动。 分析：拨码开关没啥说的，很简单，拨码开关为on，也就是为低电平时，用一个使... 记录一个小实验吧，实验的目的是仅仅是塞塞牙缝而已，没其他意思，很简单。 功能：拨码开关控制led灯工作与否，拨码开关为on，led灯工作，否则不工作；导航按键up和down，也就是独立按键而已，控制led等流动方向。当按下导航开关up时，led灯从高到低流动，按下down时，led灯从低到高流动。 分析：拨码开关没啥说的，很简单，拨码开关为on，也就是为低电平时，用一个使...
- 今天看用选择器实现总线设计的程序中（【 FPGA 】总线实现形式之选择器），选择器控制信号部分用到了抢占式优先级译码器，这里单独把这个抢先式优先级译码器抽出来讲讲看： 高位优先，下面是Verilog HDL代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 11:49:31 11/05... 今天看用选择器实现总线设计的程序中（【 FPGA 】总线实现形式之选择器），选择器控制信号部分用到了抢占式优先级译码器，这里单独把这个抢先式优先级译码器抽出来讲讲看： 高位优先，下面是Verilog HDL代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 11:49:31 11/05...
- 直接给出结论： 根据状态机的输出是否与输入条件相关来区分Moore状态机和Mealy状态机。 Moore状态机：输出仅仅与当前状态有关； 如下实例，如三段式写法来写的一个序列检测的状态机（【 FPGA 】序列检测器的Moore状态机实现），状态机最后的输出： always @* begin if(current_state == s4) dout = 1; e... 直接给出结论： 根据状态机的输出是否与输入条件相关来区分Moore状态机和Mealy状态机。 Moore状态机：输出仅仅与当前状态有关； 如下实例，如三段式写法来写的一个序列检测的状态机（【 FPGA 】序列检测器的Moore状态机实现），状态机最后的输出： always @* begin if(current_state == s4) dout = 1; e...
- 目录 BUFG IBUF IBUFDS BUFGMUX BUFH BUFIO BUFR BUFMRCE 内容参考自： Vivado Design Suite 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide UG953 (v2017.2) August 10, 2017 ... 目录 BUFG IBUF IBUFDS BUFGMUX BUFH BUFIO BUFR BUFMRCE 内容参考自： Vivado Design Suite 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide UG953 (v2017.2) August 10, 2017 ...
- 什么是伪路径？ 伪路径就是存在，但是不起作用的路径，因此没有必要对它进行时序分析。 为什么要排除伪路径？ 这样可以移除无效的时序路径； 跳过路径优化，因此可以节省时间和资源。 设置伪路径需要用到的Tcl命令语法？ 如下图所示，比较常用的参数是-from -through - to等。 举例说明各参数的含义： &nbs... 什么是伪路径？ 伪路径就是存在，但是不起作用的路径，因此没有必要对它进行时序分析。 为什么要排除伪路径？ 这样可以移除无效的时序路径； 跳过路径优化，因此可以节省时间和资源。 设置伪路径需要用到的Tcl命令语法？ 如下图所示，比较常用的参数是-from -through - to等。 举例说明各参数的含义： &nbs...
- 数码管的动态显示是对每个数码管采用分时复用的方式轮流点亮每个数码管，在同一时间只会点亮一个数码管。 分时复用的扫描显示利用了人眼的视觉暂留特性，如果公共端的控制信号刷新速度足够快，人眼就不会区分出LED的闪烁，认为4个数码管是同时点亮。 如下图： D1、D2、D3、D4就是公共控制端口，也就是片选端，控制哪一个数码管被选中。 而abcdefg是段选，用来控制数码管... 数码管的动态显示是对每个数码管采用分时复用的方式轮流点亮每个数码管，在同一时间只会点亮一个数码管。 分时复用的扫描显示利用了人眼的视觉暂留特性，如果公共端的控制信号刷新速度足够快，人眼就不会区分出LED的闪烁，认为4个数码管是同时点亮。 如下图： D1、D2、D3、D4就是公共控制端口，也就是片选端，控制哪一个数码管被选中。 而abcdefg是段选，用来控制数码管...
- Output Delay Constraints Instance 本节讲解一下output delay的实例。依旧是Ethernet PHY和FPGA的接口，框图如图1所示，其中TX接口，MII管理接口输出方向需要output delay约束。 图1 TX接口： TX接口由时钟TXCK和数据TXD[3:0]组成，都是从FPGA输出，即时钟和数据同源，因此TX接口为... Output Delay Constraints Instance 本节讲解一下output delay的实例。依旧是Ethernet PHY和FPGA的接口，框图如图1所示，其中TX接口，MII管理接口输出方向需要output delay约束。 图1 TX接口： TX接口由时钟TXCK和数据TXD[3:0]组成，都是从FPGA输出，即时钟和数据同源，因此TX接口为...
- 目录 背景介绍？ 什么是亚稳态？ 分析亚稳态的来源及如何解决？ 参考文献？ 背景介绍？ 产生电路误操作的原因主要有：竞争与冒险（产生毛刺、非预期的值），建立时间和保持时间违规（亚稳态等）等。 关于竞争和险象（冒险）的博文已经写了很多： 组合逻辑中的竞争与险象问题（一） 组合逻辑中的竞争与险象问题（二） 组合逻辑中的竞争与险象问题（三） 组合逻辑中的竞争... 目录 背景介绍？ 什么是亚稳态？ 分析亚稳态的来源及如何解决？ 参考文献？ 背景介绍？ 产生电路误操作的原因主要有：竞争与冒险（产生毛刺、非预期的值），建立时间和保持时间违规（亚稳态等）等。 关于竞争和险象（冒险）的博文已经写了很多： 组合逻辑中的竞争与险象问题（一） 组合逻辑中的竞争与险象问题（二） 组合逻辑中的竞争与险象问题（三） 组合逻辑中的竞争...
- 最近用Verilog HDL设计了一个小电路，一个3分频的电路，用的是我刚接触FPGA时，别人告诉我的思路，没想到今天才发现有大问题？ 如下： module Freq_divide( input clk, input rst_n, output reg clk_divide ); wire clk_reverse; assign clk_reverse = ~clk;... 最近用Verilog HDL设计了一个小电路，一个3分频的电路，用的是我刚接触FPGA时，别人告诉我的思路，没想到今天才发现有大问题？ 如下： module Freq_divide( input clk, input rst_n, output reg clk_divide ); wire clk_reverse; assign clk_reverse = ~clk;...
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- 上篇博文讲了三态门：https://blog.csdn.net/Reborn_Lee/article/details/83753290 姊妹篇：【 FPGA 】总线实现形式之选择器 三态门的高阻特性，实际上就是为这里利用这个特性做准备的。 两种总线的实现方式类似，也就是二者的硬件描述都是分为三个部分： 1、选择器控制信号产生部分，采用抢占式优先级译码器（【 FPGA ... 上篇博文讲了三态门：https://blog.csdn.net/Reborn_Lee/article/details/83753290 姊妹篇：【 FPGA 】总线实现形式之选择器 三态门的高阻特性，实际上就是为这里利用这个特性做准备的。 两种总线的实现方式类似，也就是二者的硬件描述都是分为三个部分： 1、选择器控制信号产生部分，采用抢占式优先级译码器（【 FPGA ...
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