- 目录 前言 分频器分类 偶分频 奇分频 占空比为50%的奇分频 占空比不限定的奇数分频器 前言 虽然在实际工程中要产生分频时钟一般采用FPGA的时钟管理器来进行分频、倍频，通过设置一下IP核中的参数即可，这样做有很多别的方法（例如：直接用Verilog HDL设计分频电路）达不到的效果，产生时钟的质量也更好，因此，一般而言，也推荐这种方法，但这并非意味着直... 目录 前言 分频器分类 偶分频 奇分频 占空比为50%的奇分频 占空比不限定的奇数分频器 前言 虽然在实际工程中要产生分频时钟一般采用FPGA的时钟管理器来进行分频、倍频，通过设置一下IP核中的参数即可，这样做有很多别的方法（例如：直接用Verilog HDL设计分频电路）达不到的效果，产生时钟的质量也更好，因此，一般而言，也推荐这种方法，但这并非意味着直...
- 先贴出来传统的FIR滤波器实现结构作为后面的对比： 传统的FIR滤波器的实现结构： （【 FPGA 】FIR滤波器开篇之传统抽头延迟线FIR滤波器实现介绍） ... 先贴出来传统的FIR滤波器实现结构作为后面的对比： 传统的FIR滤波器的实现结构： （【 FPGA 】FIR滤波器开篇之传统抽头延迟线FIR滤波器实现介绍） ...
- 声明：为方便自己学习，以及知识的完整性，将师兄的博客文章转载到这里！ FPGA由6部分组成，分别为可编程输入/输出单元（IOB）、基本可编程逻辑单元（SLENCE）、嵌入式块RAM（block ram）、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。 整个FPGA的资源分布图如下： 上图的分块按照时钟域分的块，前面有文章介绍FPGA的时钟中有详... 声明：为方便自己学习，以及知识的完整性，将师兄的博客文章转载到这里！ FPGA由6部分组成，分别为可编程输入/输出单元（IOB）、基本可编程逻辑单元（SLENCE）、嵌入式块RAM（block ram）、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。 整个FPGA的资源分布图如下： 上图的分块按照时钟域分的块，前面有文章介绍FPGA的时钟中有详...
- PicoBlaze 设计实例 一、 设计要求1. PICOBLAZE 嵌入式系统，包括1 个8 位的方波输出口，一个驱动两位7 段LED 的输出口，一个时钟输入和一个中断输入。2. 在Spartan-3an starter 套件中实现。 二、 设计过程 1. 在ISE 11.x中建立一个新的项目，项目名为kcpsm3_int_test，并加入源文件kcpsm3.v... PicoBlaze 设计实例 一、 设计要求1. PICOBLAZE 嵌入式系统，包括1 个8 位的方波输出口，一个驱动两位7 段LED 的输出口，一个时钟输入和一个中断输入。2. 在Spartan-3an starter 套件中实现。 二、 设计过程 1. 在ISE 11.x中建立一个新的项目，项目名为kcpsm3_int_test，并加入源文件kcpsm3.v...
- FIR滤波器设计 滤波器原理：滤波器就是对特定的频率或者特定频率以外的频率进行消除的电路，被广泛用于通信系统和信号处理系统中。从功能角度，数字滤波器对输入离散信号的数字代码进行运算处理，以达到滤除频带外信号的目的。 有限冲激响应（FIR）滤波器就是一种常用的数字滤波器，采用对已输入样值的加权和来形成它的输出。其系统函数为： 其中表示延时一个时钟周期，表示延时两个周期。 ... FIR滤波器设计 滤波器原理：滤波器就是对特定的频率或者特定频率以外的频率进行消除的电路，被广泛用于通信系统和信号处理系统中。从功能角度，数字滤波器对输入离散信号的数字代码进行运算处理，以达到滤除频带外信号的目的。 有限冲激响应（FIR）滤波器就是一种常用的数字滤波器，采用对已输入样值的加权和来形成它的输出。其系统函数为： 其中表示延时一个时钟周期，表示延时两个周期。 ...
- 如下图，为两种形式的三态门，（a）和（b）一致；（c）和（d）一致。 对于图（a）其真值表如下： 输入输出ENA1011000高阻态1 对于图（b）的真值表为： 输入输出ENA0011010高阻态1 下面内容来自于百度百科之 三态门 三态门（Three-state gate）是一种重要的总线接口电路。 三态指其输出既可以是一般二值逻辑... 如下图，为两种形式的三态门，（a）和（b）一致；（c）和（d）一致。 对于图（a）其真值表如下： 输入输出ENA1011000高阻态1 对于图（b）的真值表为： 输入输出ENA0011010高阻态1 下面内容来自于百度百科之 三态门 三态门（Three-state gate）是一种重要的总线接口电路。 三态指其输出既可以是一般二值逻辑...
- 工作模式有三种：分别为四通道模式、双通道模式以及单通道模式，这里先简单讲述双通道模式（由于工程中用过双通道模式）； 双通道模式组态： 从这张图中可以得到的信息是什么呢？ 首先有两个模拟输入，分别为AAI，AAIN（这是一个模拟输入 Analog Input A）和CAI，CAIN（Analog Input C），根据实际工程需要，选择使用A输入端口，或者C输入端口，或者两... 工作模式有三种：分别为四通道模式、双通道模式以及单通道模式，这里先简单讲述双通道模式（由于工程中用过双通道模式）； 双通道模式组态： 从这张图中可以得到的信息是什么呢？ 首先有两个模拟输入，分别为AAI，AAIN（这是一个模拟输入 Analog Input A）和CAI，CAIN（Analog Input C），根据实际工程需要，选择使用A输入端口，或者C输入端口，或者两...
- 2. 最基本的BlockRAM 2.1 BlockRAM的初探 BlockRAM资源对FPGA来说也是非常重要的，我们的很多设计用到了BlockRAM以后，可以变得设计非常灵活，这样我们就可以设计出很多高效能的应用。了解BlockRAM的一些情况，对我们来说也是一个很重要的事情。 大家都知道，每个FPGA设计需要一定的内存资源。一般来说，相对于DDR来说... 2. 最基本的BlockRAM 2.1 BlockRAM的初探 BlockRAM资源对FPGA来说也是非常重要的，我们的很多设计用到了BlockRAM以后，可以变得设计非常灵活，这样我们就可以设计出很多高效能的应用。了解BlockRAM的一些情况，对我们来说也是一个很重要的事情。 大家都知道，每个FPGA设计需要一定的内存资源。一般来说，相对于DDR来说...
- 目录 全局时钟资源简介 Xilinx全部时钟资源的使用方法 1、IBUFG + BUFG 2、IBUFGDS + BUFG 3、IBUFG + DCM + BUFG 4、Logic + BUFG 5、Logic + DCM + BUFG 第二全局时钟资源 全局时钟资源简介 在设计过程中，一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周... 目录 全局时钟资源简介 Xilinx全部时钟资源的使用方法 1、IBUFG + BUFG 2、IBUFGDS + BUFG 3、IBUFG + DCM + BUFG 4、Logic + BUFG 5、Logic + DCM + BUFG 第二全局时钟资源 全局时钟资源简介 在设计过程中，一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周...
- 目录 案例引入： 时序约束场景 亚稳态的产生 声明：本博文整理互联网上相关资料并加入个人的理解而成，参考文献见最后。 案例引入： 何为建立时间和保持时间？ 对于一个D触发器而言， 时钟上升沿触发，我们都知道在上升沿到来时刻，输出Q值等于输入D值，这是理想的情况下我们的通常认识，见博文：通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器），但实际情... 目录 案例引入： 时序约束场景 亚稳态的产生 声明：本博文整理互联网上相关资料并加入个人的理解而成，参考文献见最后。 案例引入： 何为建立时间和保持时间？ 对于一个D触发器而言， 时钟上升沿触发，我们都知道在上升沿到来时刻，输出Q值等于输入D值，这是理想的情况下我们的通常认识，见博文：通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器），但实际情...
- ChipScope Pro核生成器 Xilinx针对不同类型的调试IP核，提供了不同的核生成器。本节重点介绍Xilinx Core Generator Tool（Xilinx IP核生成器）所支持的ChipScope Pro调试IP核ICON、ILA、VIO和ATC2及其属性（见图9-5）。 图9-5 Xilinx Core Generator Tool的调... ChipScope Pro核生成器 Xilinx针对不同类型的调试IP核，提供了不同的核生成器。本节重点介绍Xilinx Core Generator Tool（Xilinx IP核生成器）所支持的ChipScope Pro调试IP核ICON、ILA、VIO和ATC2及其属性（见图9-5）。 图9-5 Xilinx Core Generator Tool的调...
- 在博文2PSK的解调中提到了最佳接收的问题，下面讲讲最佳接收。 在抽样时刻，有最大信噪比，就能达到最佳接收吗？ 能不能是最佳接收，显然要看接收的误码率是不是最低的。以2PSK为例子，在2PSK中，我们是以表示码元1，以-表示码元0的。 发送s1时，接收机接到的信号y可能是这么分布的， a1是无噪声时y应该取的值，a1是代表信号s1的被接收端收到的可能性最大，所以处在分布图... 在博文2PSK的解调中提到了最佳接收的问题，下面讲讲最佳接收。 在抽样时刻，有最大信噪比，就能达到最佳接收吗？ 能不能是最佳接收，显然要看接收的误码率是不是最低的。以2PSK为例子，在2PSK中，我们是以表示码元1，以-表示码元0的。 发送s1时，接收机接到的信号y可能是这么分布的， a1是无噪声时y应该取的值，a1是代表信号s1的被接收端收到的可能性最大，所以处在分布图...
- 背景： 之前通过数据手册简单地认识了一下 EV10AQ190这款ADC芯片，见博文地址： EV10AQ190A（4核ADC）博客精选目录 这个博文目录里面收录了有关博文，可以作为初步参考。 回顾： 今天看了这篇论文，感觉还挺有吸引力，就做了如下的笔记： 如下图，首先以单通道工作方式为例，回顾一下这款ADC芯片的工作模式： 外部给该ADC芯片提供一个时... 背景： 之前通过数据手册简单地认识了一下 EV10AQ190这款ADC芯片，见博文地址： EV10AQ190A（4核ADC）博客精选目录 这个博文目录里面收录了有关博文，可以作为初步参考。 回顾： 今天看了这篇论文，感觉还挺有吸引力，就做了如下的笔记： 如下图，首先以单通道工作方式为例，回顾一下这款ADC芯片的工作模式： 外部给该ADC芯片提供一个时...
- FPGA整体架构 下图是FPGA架构的一个整体架构图，可见，Virtex-7系列的FPGA分为20个时钟域（Clock Region），左侧从X0Y0到X0Y9，右侧从X1Y0到X1Y9，命名方式为：X后面的数字表示列，从0开始到1，总共两列；Y表示行，后面的数字从下网上计数，依次为0,1，...，9，总共10行。 每个时钟域的长度度为FPGA板子的一半，高为大约为48个... FPGA整体架构 下图是FPGA架构的一个整体架构图，可见，Virtex-7系列的FPGA分为20个时钟域（Clock Region），左侧从X0Y0到X0Y9，右侧从X1Y0到X1Y9，命名方式为：X后面的数字表示列，从0开始到1，总共两列；Y表示行，后面的数字从下网上计数，依次为0,1，...，9，总共10行。 每个时钟域的长度度为FPGA板子的一半，高为大约为48个...
- 单片机理论与实践课程总结与补充 部分课程资料：链接：http://pan.baidu.com/s/1slhLrUP 密码：it82 如果有在截止日期前才完成作业报告等习惯，可以参考这篇拖延症的视频： http://open.163.com/movie/2016/3/Q/E/MBHQSM52F_MBI15O7QE.html 先推荐两个单片机学习网站，... 单片机理论与实践课程总结与补充 部分课程资料：链接：http://pan.baidu.com/s/1slhLrUP 密码：it82 如果有在截止日期前才完成作业报告等习惯，可以参考这篇拖延症的视频： http://open.163.com/movie/2016/3/Q/E/MBHQSM52F_MBI15O7QE.html 先推荐两个单片机学习网站，...
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