- 整个过程我没有记录，因为之前记录过了，都是一样的，这里只是记录了下思路。之前的博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制 这些LED的正极连接510欧姆限流电阻到3.3V电压，负极都连接到了FPGA的IO引脚上。因此，FPGA可以通过引脚的高或低电平控制LED的亮灭状态。 8个LED指示灯，我们依次给他们赋值，每次只有一个LED点亮，每次点亮某个LED... 整个过程我没有记录，因为之前记录过了，都是一样的，这里只是记录了下思路。之前的博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制 这些LED的正极连接510欧姆限流电阻到3.3V电压，负极都连接到了FPGA的IO引脚上。因此，FPGA可以通过引脚的高或低电平控制LED的亮灭状态。 8个LED指示灯，我们依次给他们赋值，每次只有一个LED点亮，每次点亮某个LED...
- 上篇博文：时钟简介，简单的介绍了下时钟，这篇博文讲下时钟域的相关问题。 时钟域的概念 随着FPGA芯片所承载的功能日趋复杂，单个时钟信号已经往往不能满足FPGA设计的需求。就拿一个最简单地串并转换接口来说，要实现它就至少需要两个时钟信号，因此，通常情况下，一个FPGA设计中往往要用到多个时钟信号。 当FPGA设计中的时钟增多了以后，多时钟并存，就会导致跨时钟域问题。这篇... 上篇博文：时钟简介，简单的介绍了下时钟，这篇博文讲下时钟域的相关问题。 时钟域的概念 随着FPGA芯片所承载的功能日趋复杂，单个时钟信号已经往往不能满足FPGA设计的需求。就拿一个最简单地串并转换接口来说，要实现它就至少需要两个时钟信号，因此，通常情况下，一个FPGA设计中往往要用到多个时钟信号。 当FPGA设计中的时钟增多了以后，多时钟并存，就会导致跨时钟域问题。这篇...
- 问题概述： 输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作，这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系，所以我们也很容易通过调整合理的计数器位宽，达到4个LED闪烁一致的控制。 ... 问题概述： 输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作，这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系，所以我们也很容易通过调整合理的计数器位宽，达到4个LED闪烁一致的控制。 ...
- 目录 简单介绍： 设计思路 Verilog HDL硬件语言描述： 语言检测 引脚分配 综合 实现 器件配置 时间不饶人，我快速记录一下这个过程吧。 简单介绍： 蜂鸣器是一种最简单的发声元器件，它的应用也非常广泛，大都是作为报警或发声提醒装置。 PWM即脉冲宽度调制，PWM的输出只有高电平1和低电平0。PWM不停的重复输出周期为T，其中高电平1时间... 目录 简单介绍： 设计思路 Verilog HDL硬件语言描述： 语言检测 引脚分配 综合 实现 器件配置 时间不饶人，我快速记录一下这个过程吧。 简单介绍： 蜂鸣器是一种最简单的发声元器件，它的应用也非常广泛，大都是作为报警或发声提醒装置。 PWM即脉冲宽度调制，PWM的输出只有高电平1和低电平0。PWM不停的重复输出周期为T，其中高电平1时间...
- FPGA的学习，最难的那块，应该就是时序约束了吧。所以，这玩意需要耐心且循序渐进，共勉！ 本博文内容参考自：《Xilinx FPGA/CPLD设计手册》 偏移约束包括 OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE、OFFSET_OUT_AFTER 4中约束。偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系，只... FPGA的学习，最难的那块，应该就是时序约束了吧。所以，这玩意需要耐心且循序渐进，共勉！ 本博文内容参考自：《Xilinx FPGA/CPLD设计手册》 偏移约束包括 OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE、OFFSET_OUT_AFTER 4中约束。偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系，只...
- Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs 最近在看关于Ultrafast设计方法学的视频以及Vivado design Methodology的用户手册时，总是提到SRL，我总是很困惑，总是用这个缩写，到底是啥，也许没有看这些东西的时候，我还... Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs 最近在看关于Ultrafast设计方法学的视频以及Vivado design Methodology的用户手册时，总是提到SRL，我总是很困惑，总是用这个缩写，到底是啥，也许没有看这些东西的时候，我还...
- 不稳定态，指的就是不稳定的状态。请注意，寄存器输出的不稳定状态并不是由于赋值冲突而导致的不确定状态（‘X’状态），而是由于不同路径的延迟不一致所导致的数据线上出现了一个或多个非预期的中间状态。 时序仿真时，寄存器的输出从A变为B时，中间会有一小段毛刺。毛刺其实是有确切的取值的。 单触发器寄存器 如果寄存器只包含一个触发器，即寄存器的容量为1bit。例如，在下一个有效时钟... 不稳定态，指的就是不稳定的状态。请注意，寄存器输出的不稳定状态并不是由于赋值冲突而导致的不确定状态（‘X’状态），而是由于不同路径的延迟不一致所导致的数据线上出现了一个或多个非预期的中间状态。 时序仿真时，寄存器的输出从A变为B时，中间会有一小段毛刺。毛刺其实是有确切的取值的。 单触发器寄存器 如果寄存器只包含一个触发器，即寄存器的容量为1bit。例如，在下一个有效时钟...
- 时钟，时序逻辑的心跳 在时序逻辑中，正是时钟信号将各个存储单元中的数据一级一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此，时钟就好像时序逻辑的心跳一样，那么重要却又平常的存在着。 几乎所有的FPGA设计都是时序逻辑，就意味着几乎所有的FPGA设计都离不开时钟，时钟之于时序逻辑，好比空气之于众生。因此，要确保FPGA设计成功，就先要确保时钟信号成功... 时钟，时序逻辑的心跳 在时序逻辑中，正是时钟信号将各个存储单元中的数据一级一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此，时钟就好像时序逻辑的心跳一样，那么重要却又平常的存在着。 几乎所有的FPGA设计都是时序逻辑，就意味着几乎所有的FPGA设计都离不开时钟，时钟之于时序逻辑，好比空气之于众生。因此，要确保FPGA设计成功，就先要确保时钟信号成功...
- 上篇博文讲了输入延迟约束（ Input Delay Constraints）：输入延迟约束（Constraining Input Delay） 这篇博文讲解具体的实例，通过实例去学习是最有效果的。 实例1 如图1所示系统，以太网PHY芯片与FPGA相连，分为三组接口： RX接口：时钟RXCK和数据RXD； TX接口：时钟... 上篇博文讲了输入延迟约束（ Input Delay Constraints）：输入延迟约束（Constraining Input Delay） 这篇博文讲解具体的实例，通过实例去学习是最有效果的。 实例1 如图1所示系统，以太网PHY芯片与FPGA相连，分为三组接口： RX接口：时钟RXCK和数据RXD； TX接口：时钟...
- 目录 连续赋值符号 阻塞赋值符号 非阻塞赋值 映射赋值符号 位置赋值 以前已经写过博文专门介绍阻塞赋值和非阻塞赋值运算符了，见博文：【Verilog HDL】赋值语句之阻塞赋值方式与非阻塞赋值方式，可今天看《FPGA之道》这本书时，回首过去，觉得说得还不够，这里再一次总结下 Verilog 中的赋值运算符。其中包括阻塞赋值和非阻塞赋值，感觉理解更进一步了。 包... 目录 连续赋值符号 阻塞赋值符号 非阻塞赋值 映射赋值符号 位置赋值 以前已经写过博文专门介绍阻塞赋值和非阻塞赋值运算符了，见博文：【Verilog HDL】赋值语句之阻塞赋值方式与非阻塞赋值方式，可今天看《FPGA之道》这本书时，回首过去，觉得说得还不够，这里再一次总结下 Verilog 中的赋值运算符。其中包括阻塞赋值和非阻塞赋值，感觉理解更进一步了。 包...
- 这篇博文快速完成，对上篇博文的一个延续，用动态扫描数码管显示模块来显示回响信号的脉冲长度，从而知道测距值。 上篇博文：超声波测距小实验（一） 关于数码管的动态扫描显示的博文之前也写了几篇，这里直接调用其模块即可：控制数码管动态扫描显示的小实验 功能框图： 同样为25MHz的时钟频率，所以段选，片选模块可以直接使用： ///工程硬件平台： Xilinx Spa... 这篇博文快速完成，对上篇博文的一个延续，用动态扫描数码管显示模块来显示回响信号的脉冲长度，从而知道测距值。 上篇博文：超声波测距小实验（一） 关于数码管的动态扫描显示的博文之前也写了几篇，这里直接调用其模块即可：控制数码管动态扫描显示的小实验 功能框图： 同样为25MHz的时钟频率，所以段选，片选模块可以直接使用： ///工程硬件平台： Xilinx Spa...
- 组合逻辑和时序逻辑学习笔记 服完上篇博文的知识，再服用此博文效果更佳！认真看下去，其实还挺有意思。 本文来自于《从算法设计到硬件逻辑的实现》，仅供学习交流使用！ 我们知道，诸如加、减、乘、除、比较等运算都可以用组合逻辑来实现，但运算的输入必须稳定一段时间，才可能得到稳定的输出，而输出要被下一阶段的运算作为输入，也必须要有一段时间的稳定，因而输出结果必须保存在寄存器组中... 组合逻辑和时序逻辑学习笔记 服完上篇博文的知识，再服用此博文效果更佳！认真看下去，其实还挺有意思。 本文来自于《从算法设计到硬件逻辑的实现》，仅供学习交流使用！ 我们知道，诸如加、减、乘、除、比较等运算都可以用组合逻辑来实现，但运算的输入必须稳定一段时间，才可能得到稳定的输出，而输出要被下一阶段的运算作为输入，也必须要有一段时间的稳定，因而输出结果必须保存在寄存器组中...
- Vivado进行时序分析，对时钟的约束是必不可少的，设计中的时钟可分为一下几种： Primary Clocks 主时钟；Generated Clocks 衍生时钟；Virtual Clocks 虚拟时钟。 Primary Clocks 主时钟一般是FPGA外部芯片如晶振提供的时钟，通过FPGA引脚输入。Vivado进行时序分析时，以主时钟的源端点作为延时计算起... Vivado进行时序分析，对时钟的约束是必不可少的，设计中的时钟可分为一下几种： Primary Clocks 主时钟；Generated Clocks 衍生时钟；Virtual Clocks 虚拟时钟。 Primary Clocks 主时钟一般是FPGA外部芯片如晶振提供的时钟，通过FPGA引脚输入。Vivado进行时序分析时，以主时钟的源端点作为延时计算起...
- 前几篇博文提到了四种时序路径：基本的时序约束、分析的概念 1) FPGA内部时序单元间的路径 2) 输入端口到FPGA内部时序单元的路径 3) FPGA内部时序单元到输... 前几篇博文提到了四种时序路径：基本的时序约束、分析的概念 1) FPGA内部时序单元间的路径 2) 输入端口到FPGA内部时序单元的路径 3) FPGA内部时序单元到输...
- 目录 前言 硬件语言描述 测试文件 仿真图 综合工具综合后的原理图 综合介绍D触发器 维基百科介绍： 其他来源（课本）： 8位的D触发器 Verilog HDL程序设计 测试文件： 仿真波形： 综合工具综合后的电路： 内部电路图（Technology Schematic）为： 前言 D触发器虽然基础，但很重要，扎实地掌握对于硬件电路学习... 目录 前言 硬件语言描述 测试文件 仿真图 综合工具综合后的原理图 综合介绍D触发器 维基百科介绍： 其他来源（课本）： 8位的D触发器 Verilog HDL程序设计 测试文件： 仿真波形： 综合工具综合后的电路： 内部电路图（Technology Schematic）为： 前言 D触发器虽然基础，但很重要，扎实地掌握对于硬件电路学习...
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