- 文章目录 前言VHDL基本程序框架VHDL基本程序框架模板LibraryEntityArchitecture声明与定义部分语句部分 VHDL基本程序框架范例VHDL注释语法 前言 VHDL相对于Verilog显得更加的严谨,这也意味着更加的“复杂”,本人是从Verilog开始进入FPGA开发的,由于Verilog的简洁性,也推荐如此。 学习任何一门... 文章目录 前言VHDL基本程序框架VHDL基本程序框架模板LibraryEntityArchitecture声明与定义部分语句部分 VHDL基本程序框架范例VHDL注释语法 前言 VHDL相对于Verilog显得更加的严谨,这也意味着更加的“复杂”,本人是从Verilog开始进入FPGA开发的,由于Verilog的简洁性,也推荐如此。 学习任何一门...
- 目录 前言 Intra-Clock&Inter-Clock Paths 时序约束 主时钟约束 衍生时钟约束 延迟约束 伪路径约束 多周期路径约束 写在最后 前言 为了秋招,对时序分析做了一些准备,但主要是时序路径,建立时间裕量、保持时间裕量等基础性的东西,没能有一个规范的约束指导,是很难运用到实际当中的。 今天这篇博文就给出一个时序约束的大体... 目录 前言 Intra-Clock&Inter-Clock Paths 时序约束 主时钟约束 衍生时钟约束 延迟约束 伪路径约束 多周期路径约束 写在最后 前言 为了秋招,对时序分析做了一些准备,但主要是时序路径,建立时间裕量、保持时间裕量等基础性的东西,没能有一个规范的约束指导,是很难运用到实际当中的。 今天这篇博文就给出一个时序约束的大体...
- 在传统的概念中,芯片工艺的改进将会带来性能的提高,成本的降低。同时,由于芯片内核电压的降低,其所消耗的功耗也随之降低,这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代,甚至于以后的40nm或更小的工艺,出现了一点反常,芯片功耗将显著提高。 由于40nm工艺的内核电压进一步降低,电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱,于是电子移... 在传统的概念中,芯片工艺的改进将会带来性能的提高,成本的降低。同时,由于芯片内核电压的降低,其所消耗的功耗也随之降低,这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代,甚至于以后的40nm或更小的工艺,出现了一点反常,芯片功耗将显著提高。 由于40nm工艺的内核电压进一步降低,电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱,于是电子移...
- 文章目录 前言状态机的设计状态浅析真正的状态抽象的状态与中间变量抽象状态的设计方法抽象状态与中间变量的权衡 基本状态介绍初始态结束态中继态分支态复位态空闲态多余态 状态的一些基本抽象原则基本原则一:按流程抽象基本原则二:按功能抽象基本原则三:按复杂度抽象 状态机群的设计并联式状态机群串联式状态机群串行式状态机群嵌套式状态机群总分式状态机群 时序逻辑的状态机群设计... 文章目录 前言状态机的设计状态浅析真正的状态抽象的状态与中间变量抽象状态的设计方法抽象状态与中间变量的权衡 基本状态介绍初始态结束态中继态分支态复位态空闲态多余态 状态的一些基本抽象原则基本原则一:按流程抽象基本原则二:按功能抽象基本原则三:按复杂度抽象 状态机群的设计并联式状态机群串联式状态机群串行式状态机群嵌套式状态机群总分式状态机群 时序逻辑的状态机群设计...
- 文章目录 前言Transceiver总览MGT BANKQUADGTX CHANNELTRANSMITTERFPGA TX InterfaceTX 8B/10B EncoderTX GearboxTX BufferTX Pattern GeneratorTX Polarity Control RECEIVERRX Out-of-Band SignalingRX ... 文章目录 前言Transceiver总览MGT BANKQUADGTX CHANNELTRANSMITTERFPGA TX InterfaceTX 8B/10B EncoderTX GearboxTX BufferTX Pattern GeneratorTX Polarity Control RECEIVERRX Out-of-Band SignalingRX ...
- 文章目录 背景新检测方法旧检测方法改进旧检测方法 设计介绍设计代码仿真情况仿真图 最后想提出的问题同行邀请工程分享 背景 关于边沿检测,写过的博文也很多,不下于4篇了,当然都是学习过程中边学边记的,过了那么久设计的沉淀,又过了一个疫情的荒诞时光,安静下来,还谈一下这个问题,并给出一种新的写法(其实都是一个原理)。也许你觉得不值一提,但总会有点意义... 文章目录 背景新检测方法旧检测方法改进旧检测方法 设计介绍设计代码仿真情况仿真图 最后想提出的问题同行邀请工程分享 背景 关于边沿检测,写过的博文也很多,不下于4篇了,当然都是学习过程中边学边记的,过了那么久设计的沉淀,又过了一个疫情的荒诞时光,安静下来,还谈一下这个问题,并给出一种新的写法(其实都是一个原理)。也许你觉得不值一提,但总会有点意义...
- 要实现一个32位的加减器,加减由变量sub来决定,sub为0时,实现add,否则,实现sub。 输入输出变量有: input [31:0] a, input [31:0] b, input sub, input cin, output cout, output [31:0] out; 要实现相加,则a和b相加;要实现相减,则a加上-b的补码。 相减,在数字电... 要实现一个32位的加减器,加减由变量sub来决定,sub为0时,实现add,否则,实现sub。 输入输出变量有: input [31:0] a, input [31:0] b, input sub, input cin, output cout, output [31:0] out; 要实现相加,则a和b相加;要实现相减,则a加上-b的补码。 相减,在数字电...
- 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去... 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去...
- 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程,也是复杂FPGA系统开发必须进行的一步,下面摘自《FPGA之道》,一起看看对于时序分析的观点。 FPGA设计... 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程,也是复杂FPGA系统开发必须进行的一步,下面摘自《FPGA之道》,一起看看对于时序分析的观点。 FPGA设计...
- 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了,Xilinx早已推出了ZYNQ系列,并推出了新工具VITIS 2019.2,当然Vivado并没有淘汰也几乎不可能淘汰,VITIS 2019.2自然也内含了Vivado... 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了,Xilinx早已推出了ZYNQ系列,并推出了新工具VITIS 2019.2,当然Vivado并没有淘汰也几乎不可能淘汰,VITIS 2019.2自然也内含了Vivado...
- 博文目录 写在前面正文关于UART的介绍UART通信过程UART、RS232以及TTL之间的关系UART的使用场合有关UART的总结调试UART的技巧UART的Verilog实现波特率问题发送模块接收模块 UART和移位寄存器之间的关系? 参考资料交个朋友 写在前面 相关博文1:详解移位寄存器 相关博文2:uart的一些相关博客 个人微... 博文目录 写在前面正文关于UART的介绍UART通信过程UART、RS232以及TTL之间的关系UART的使用场合有关UART的总结调试UART的技巧UART的Verilog实现波特率问题发送模块接收模块 UART和移位寄存器之间的关系? 参考资料交个朋友 写在前面 相关博文1:详解移位寄存器 相关博文2:uart的一些相关博客 个人微...
- 文章目录 VHDL的signal、variable与constantSignalVariableConstant命名规则 VHDL的signal、variable与constant 无论是软件还是硬件程序设计,赋值操作都贯穿代码始终,任何功能、计算、调用最终都要转化为赋值,如果要做统计的话,赋值操作符出现的次数几乎是与代码行数相同的,由此可见赋... 文章目录 VHDL的signal、variable与constantSignalVariableConstant命名规则 VHDL的signal、variable与constant 无论是软件还是硬件程序设计,赋值操作都贯穿代码始终,任何功能、计算、调用最终都要转化为赋值,如果要做统计的话,赋值操作符出现的次数几乎是与代码行数相同的,由此可见赋...
- 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“,见识到了很多关于建立时间和保持时间分析的题目,在为别人解答疑惑,以及别人为自己解答疑惑的同时,自己对于知识的理解更加深刻了。 对于建立时间而言,从单独的对触发器的建立时间和保持时间的分析到了对电路(系统)的建立时间到保持时间的分析,前者是核心,后者是扩展,后者建立在前者的基础之上进行推到得到,同时也... 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“,见识到了很多关于建立时间和保持时间分析的题目,在为别人解答疑惑,以及别人为自己解答疑惑的同时,自己对于知识的理解更加深刻了。 对于建立时间而言,从单独的对触发器的建立时间和保持时间的分析到了对电路(系统)的建立时间到保持时间的分析,前者是核心,后者是扩展,后者建立在前者的基础之上进行推到得到,同时也...
- 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念,这篇博文同样摘自于《FPGA之道》,一起来看下状态机的模型,和我们所认识的状态机有什么区别? 其实没什么区别,只不过作者更加的细致,对状态机研... 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念,这篇博文同样摘自于《FPGA之道》,一起来看下状态机的模型,和我们所认识的状态机有什么区别? 其实没什么区别,只不过作者更加的细致,对状态机研...
- 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语,英文名称primitive,是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元,所以它们往往跟目标FPGA芯片以及芯片... 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语,英文名称primitive,是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元,所以它们往往跟目标FPGA芯片以及芯片...
上滑加载中