- 文章目录 写在前面IP核定制页面预览IP核定制详解lane widthLine RateGT REFCLK (MHz)INIT clk (MHz)DRP clk (MHz)Dataflow ModeInterfaceFlow controlBack ChannelGT selection 写在最后同行邀请参考资料 写在前面 很久没有在夜里写博客了，现... 文章目录 写在前面IP核定制页面预览IP核定制详解lane widthLine RateGT REFCLK (MHz)INIT clk (MHz)DRP clk (MHz)Dataflow ModeInterfaceFlow controlBack ChannelGT selection 写在最后同行邀请参考资料 写在前面 很久没有在夜里写博客了，现...
- 某发科的一个题目，仅仅给出下面一个电路图，让你画出Q1,Q2以及Q3的波形，并描述电路功能。 可以看出，这个电路很简单（可tm的当时就是没做出来），我当时疑惑的是初值是什么，输入初值是什么？ 可想想和输入初值有个毛线关系呀，第一个触发器的输入是第二个以及第三个触发器的输出的反馈，是Q1与Q2的或非； 只要触发器复位有初值即可，一般触发器复位初值为0，这里也默认为0，... 某发科的一个题目，仅仅给出下面一个电路图，让你画出Q1,Q2以及Q3的波形，并描述电路功能。 可以看出，这个电路很简单（可tm的当时就是没做出来），我当时疑惑的是初值是什么，输入初值是什么？ 可想想和输入初值有个毛线关系呀，第一个触发器的输入是第二个以及第三个触发器的输出的反馈，是Q1与Q2的或非； 只要触发器复位有初值即可，一般触发器复位初值为0，这里也默认为0，...
- 文章目录 背景定制framing接口的IP核生成示例工程并分析GEN模块分析CHECK模块分析 示例工程仿真总体仿真发送模块仿真接收模块仿真 参考资料交个朋友写在最后工程分享 背景 熬夜继续写Aurora系列博文！今天明显状态不如昨天，眼皮有点涩涩的，坚持一下。 如果不是写博客，我根本没有动力那么认真看，认真思考这个东西，这可能就是写博客输出的魅... 文章目录 背景定制framing接口的IP核生成示例工程并分析GEN模块分析CHECK模块分析 示例工程仿真总体仿真发送模块仿真接收模块仿真 参考资料交个朋友写在最后工程分享 背景 熬夜继续写Aurora系列博文！今天明显状态不如昨天，眼皮有点涩涩的，坚持一下。 如果不是写博客，我根本没有动力那么认真看，认真思考这个东西，这可能就是写博客输出的魅...
- 文章目录 VHDL的操作符号VHDL赋值运算符<=:==>位置赋值 VHDL按位运算符NOTANDORXORXNOR VHDL算术运算符+-*/MOD与REM** VHDL关系运算符VHDL逻辑运算符VHDL连接运算符VHDL移位运算符 VHDL的操作符号 VHDL赋值运算符 VHDL语言中共有3种赋值符号——“<=”、“:=”和... 文章目录 VHDL的操作符号VHDL赋值运算符<=:==>位置赋值 VHDL按位运算符NOTANDORXORXNOR VHDL算术运算符+-*/MOD与REM** VHDL关系运算符VHDL逻辑运算符VHDL连接运算符VHDL移位运算符 VHDL的操作符号 VHDL赋值运算符 VHDL语言中共有3种赋值符号——“<=”、“:=”和...
- 文章目录 前言内部时钟相关时序分析单时钟域时序分析多时钟域时序分析同源时钟的时序分析PLL、DCM的时序分析相关时钟的时序分析数据用作时钟的时序分析异步逻辑时序分析多时钟驱动同一时钟域的时序分析Latch相关的时序分析 前言 本文摘自于：《FPGA之道》。 内部时钟相关时序分析 时序分析的情形可以概括分为两大类：一类是和内部时钟相关的时序分析，它... 文章目录 前言内部时钟相关时序分析单时钟域时序分析多时钟域时序分析同源时钟的时序分析PLL、DCM的时序分析相关时钟的时序分析数据用作时钟的时序分析异步逻辑时序分析多时钟驱动同一时钟域的时序分析Latch相关的时序分析 前言 本文摘自于：《FPGA之道》。 内部时钟相关时序分析 时序分析的情形可以概括分为两大类：一类是和内部时钟相关的时序分析，它...
- 文章目录 前言Verilog的并行语句Verilog连续赋值语句普通连续赋值语句条件连续赋值语句 Verilog程序块语句沿事件纯组合always纯时序always具有同步复位的always具有异步复位的always具有混合复位的always Verilog实例化语句单独实例化数组实例化实例参数重载端口赋值形式 Verilog生成语句循环生成条件生成genera... 文章目录 前言Verilog的并行语句Verilog连续赋值语句普通连续赋值语句条件连续赋值语句 Verilog程序块语句沿事件纯组合always纯时序always具有同步复位的always具有异步复位的always具有混合复位的always Verilog实例化语句单独实例化数组实例化实例参数重载端口赋值形式 Verilog生成语句循环生成条件生成genera...
- 文章目录 前言VHDL基本程序框架VHDL基本程序框架模板LibraryEntityArchitecture声明与定义部分语句部分 VHDL基本程序框架范例VHDL注释语法 前言 VHDL相对于Verilog显得更加的严谨，这也意味着更加的“复杂”，本人是从Verilog开始进入FPGA开发的，由于Verilog的简洁性，也推荐如此。 学习任何一门... 文章目录 前言VHDL基本程序框架VHDL基本程序框架模板LibraryEntityArchitecture声明与定义部分语句部分 VHDL基本程序框架范例VHDL注释语法 前言 VHDL相对于Verilog显得更加的严谨，这也意味着更加的“复杂”，本人是从Verilog开始进入FPGA开发的，由于Verilog的简洁性，也推荐如此。 学习任何一门...
- 目录 前言 Intra-Clock&Inter-Clock Paths 时序约束 主时钟约束 衍生时钟约束 延迟约束 伪路径约束 多周期路径约束 写在最后 前言 为了秋招，对时序分析做了一些准备，但主要是时序路径，建立时间裕量、保持时间裕量等基础性的东西，没能有一个规范的约束指导，是很难运用到实际当中的。 今天这篇博文就给出一个时序约束的大体... 目录 前言 Intra-Clock&Inter-Clock Paths 时序约束 主时钟约束 衍生时钟约束 延迟约束 伪路径约束 多周期路径约束 写在最后 前言 为了秋招，对时序分析做了一些准备，但主要是时序路径，建立时间裕量、保持时间裕量等基础性的东西，没能有一个规范的约束指导，是很难运用到实际当中的。 今天这篇博文就给出一个时序约束的大体...
- 在传统的概念中，芯片工艺的改进将会带来性能的提高，成本的降低。同时，由于芯片内核电压的降低，其所消耗的功耗也随之降低，这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代，甚至于以后的40nm或更小的工艺，出现了一点反常，芯片功耗将显著提高。 由于40nm工艺的内核电压进一步降低，电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱，于是电子移... 在传统的概念中，芯片工艺的改进将会带来性能的提高，成本的降低。同时，由于芯片内核电压的降低，其所消耗的功耗也随之降低，这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代，甚至于以后的40nm或更小的工艺，出现了一点反常，芯片功耗将显著提高。 由于40nm工艺的内核电压进一步降低，电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱，于是电子移...
- 文章目录 前言状态机的设计状态浅析真正的状态抽象的状态与中间变量抽象状态的设计方法抽象状态与中间变量的权衡 基本状态介绍初始态结束态中继态分支态复位态空闲态多余态 状态的一些基本抽象原则基本原则一：按流程抽象基本原则二：按功能抽象基本原则三：按复杂度抽象 状态机群的设计并联式状态机群串联式状态机群串行式状态机群嵌套式状态机群总分式状态机群 时序逻辑的状态机群设计... 文章目录 前言状态机的设计状态浅析真正的状态抽象的状态与中间变量抽象状态的设计方法抽象状态与中间变量的权衡 基本状态介绍初始态结束态中继态分支态复位态空闲态多余态 状态的一些基本抽象原则基本原则一：按流程抽象基本原则二：按功能抽象基本原则三：按复杂度抽象 状态机群的设计并联式状态机群串联式状态机群串行式状态机群嵌套式状态机群总分式状态机群 时序逻辑的状态机群设计...
- 文章目录 前言Transceiver总览MGT BANKQUADGTX CHANNELTRANSMITTERFPGA TX InterfaceTX 8B/10B EncoderTX GearboxTX BufferTX Pattern GeneratorTX Polarity Control RECEIVERRX Out-of-Band SignalingRX ... 文章目录 前言Transceiver总览MGT BANKQUADGTX CHANNELTRANSMITTERFPGA TX InterfaceTX 8B/10B EncoderTX GearboxTX BufferTX Pattern GeneratorTX Polarity Control RECEIVERRX Out-of-Band SignalingRX ...
- 文章目录 背景新检测方法旧检测方法改进旧检测方法 设计介绍设计代码仿真情况仿真图 最后想提出的问题同行邀请工程分享 背景 关于边沿检测，写过的博文也很多，不下于4篇了，当然都是学习过程中边学边记的，过了那么久设计的沉淀，又过了一个疫情的荒诞时光，安静下来，还谈一下这个问题，并给出一种新的写法（其实都是一个原理）。也许你觉得不值一提，但总会有点意义... 文章目录 背景新检测方法旧检测方法改进旧检测方法 设计介绍设计代码仿真情况仿真图 最后想提出的问题同行邀请工程分享 背景 关于边沿检测，写过的博文也很多，不下于4篇了，当然都是学习过程中边学边记的，过了那么久设计的沉淀，又过了一个疫情的荒诞时光，安静下来，还谈一下这个问题，并给出一种新的写法（其实都是一个原理）。也许你觉得不值一提，但总会有点意义...
- 要实现一个32位的加减器，加减由变量sub来决定，sub为0时，实现add，否则，实现sub。 输入输出变量有： input [31:0] a, input [31:0] b, input sub, input cin, output cout, output [31:0] out; 要实现相加，则a和b相加；要实现相减，则a加上-b的补码。 相减，在数字电... 要实现一个32位的加减器，加减由变量sub来决定，sub为0时，实现add，否则，实现sub。 输入输出变量有： input [31:0] a, input [31:0] b, input sub, input cin, output cout, output [31:0] out; 要实现相加，则a和b相加；要实现相减，则a加上-b的补码。 相减，在数字电...
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