- 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念，这篇博文同样摘自于《FPGA之道》，一起来看下状态机的模型，和我们所认识的状态机有什么区别？ 其实没什么区别，只不过作者更加的细致，对状态机研... 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念，这篇博文同样摘自于《FPGA之道》，一起来看下状态机的模型，和我们所认识的状态机有什么区别？ 其实没什么区别，只不过作者更加的细致，对状态机研...
- 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语，英文名称primitive，是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元，所以它们往往跟目标FPGA芯片以及芯片... 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语，英文名称primitive，是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元，所以它们往往跟目标FPGA芯片以及芯片...
- 文章目录 前言Verilog中的编写注意事项大小写敏感Verilog中的关键字范围定义的正确使用不要省略begin与end注释中斜杠的方向编译指令中的前导符号混用阻塞和非阻塞赋值的危害 仿真雷区阻塞赋值顺序敏感量表缺失仿真死循环少用生僻语句 前言 同VHDL一样，Verilog编写已有一些注意事项，但是比较少，下面摘自《FPGA之道》一起看下作者... 文章目录 前言Verilog中的编写注意事项大小写敏感Verilog中的关键字范围定义的正确使用不要省略begin与end注释中斜杠的方向编译指令中的前导符号混用阻塞和非阻塞赋值的危害 仿真雷区阻塞赋值顺序敏感量表缺失仿真死循环少用生僻语句 前言 同VHDL一样，Verilog编写已有一些注意事项，但是比较少，下面摘自《FPGA之道》一起看下作者...
- 上午刚参加完一场面试，晚上又有大疆的FPGA笔试题要做，下午临时磨刀，找点往年的笔试题练练手： 1 如果只使用2选1mux完成异或逻辑，至少需要几个mux？ 这类问题，我在以前的博客中练习过：https://blog.csdn.net/Reborn_Lee/article/details/89518120 至于思路，我在后面给出，先写出表达式，在根据表达式画出原理图： ... 上午刚参加完一场面试，晚上又有大疆的FPGA笔试题要做，下午临时磨刀，找点往年的笔试题练练手： 1 如果只使用2选1mux完成异或逻辑，至少需要几个mux？ 这类问题，我在以前的博客中练习过：https://blog.csdn.net/Reborn_Lee/article/details/89518120 至于思路，我在后面给出，先写出表达式，在根据表达式画出原理图： ...
- 文章目录 前言一道时序分析的例题解答一：能否正确工作分析解答二：最大时钟速率分析延伸二：最小时钟速率？解答三：保持时间不足情形分析 前言 本文来自于《FPGA 之道》，在正式讲解时序分析之前，作者给出了一道时序分析的例题，体会下人工分析时序的例子，挺有意思，一起看下。 时序分析在FPGA当中，算是有点烧脑的内容，通过都是通过画图的方式理解，比较通俗，... 文章目录 前言一道时序分析的例题解答一：能否正确工作分析解答二：最大时钟速率分析延伸二：最小时钟速率？解答三：保持时间不足情形分析 前言 本文来自于《FPGA 之道》，在正式讲解时序分析之前，作者给出了一道时序分析的例题，体会下人工分析时序的例子，挺有意思，一起看下。 时序分析在FPGA当中，算是有点烧脑的内容，通过都是通过画图的方式理解，比较通俗，...
- 文章目录 前言正文语法格式initial块是用来干什么的？initial块何时开始又何时结束？一个模块中允许有多少个initial块？ 参考资料写在最后 前言 仿真中通常会依次执行一组Verilog语句。这些语句被放置在一个程序块中。在Verilog中主要有两种类型的程序块–initial块和always块。 正文 语法格式 initial块可... 文章目录 前言正文语法格式initial块是用来干什么的？initial块何时开始又何时结束？一个模块中允许有多少个initial块？ 参考资料写在最后 前言 仿真中通常会依次执行一组Verilog语句。这些语句被放置在一个程序块中。在Verilog中主要有两种类型的程序块–initial块和always块。 正文 语法格式 initial块可...
- 文章目录 前言状态机的实现方式基于LUT的实现方式浅析基于RAM的实现方式浅析可行性分析实现思路简介基于BRAM自行设计状态机的好处 显式状态机与隐式状态机概念简介显式状态机的描述示例隐式状态机的描述示例 前言 本文摘自《FPGA之道》，这是这本书中描述状态机的最后一部分，一起来看看作者对于状态机的实现方式的见解。 状态机的实现方式 编译器... 文章目录 前言状态机的实现方式基于LUT的实现方式浅析基于RAM的实现方式浅析可行性分析实现思路简介基于BRAM自行设计状态机的好处 显式状态机与隐式状态机概念简介显式状态机的描述示例隐式状态机的描述示例 前言 本文摘自《FPGA之道》，这是这本书中描述状态机的最后一部分，一起来看看作者对于状态机的实现方式的见解。 状态机的实现方式 编译器...
- 文章目录 前言名称对比分析“软件”对比“硬件”“设计”对比“描述” 抽象层级对比编译原理对比执行方式对比软件程序的执行方式FPGA程序的执行方式资源占用与释放 前言 一言以蔽之，软件编程与FPGA编程之间最本质的区别在于FPGA编程是并行的，而软件编程是串行的，为了更深刻理解这句话，我们看FPGA之道中对这一区别是如何解释的。 名称对比分析 ... 文章目录 前言名称对比分析“软件”对比“硬件”“设计”对比“描述” 抽象层级对比编译原理对比执行方式对比软件程序的执行方式FPGA程序的执行方式资源占用与释放 前言 一言以蔽之，软件编程与FPGA编程之间最本质的区别在于FPGA编程是并行的，而软件编程是串行的，为了更深刻理解这句话，我们看FPGA之道中对这一区别是如何解释的。 名称对比分析 ...
- 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源，也可以说很底层的资源了，二者为开阔FPGA的应用途径起到了很大的作用，BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源，对于需要稍大容量存储的数据可以使用BRAM来实现，而DSP是进行信号处理的重要单元，很多种数学运算都可以通过DSP核... 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源，也可以说很底层的资源了，二者为开阔FPGA的应用途径起到了很大的作用，BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源，对于需要稍大容量存储的数据可以使用BRAM来实现，而DSP是进行信号处理的重要单元，很多种数学运算都可以通过DSP核...
- 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常... 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常...
- 文章目录 前言Verilog初始化Verilog的操作符号Verilog赋值运算符连续赋值符号阻塞赋值符号非阻塞赋值符号映射赋值符号位置赋值 Verilog按位运算符~&|^~^ Verilog归约运算符&~&|~|^~^ Verilog算数运算符+-*/%** Verilog关系运算符Verilog逻辑运算符Verilog迭代连接运算符... 文章目录 前言Verilog初始化Verilog的操作符号Verilog赋值运算符连续赋值符号阻塞赋值符号非阻塞赋值符号映射赋值符号位置赋值 Verilog按位运算符~&|^~^ Verilog归约运算符&~&|~|^~^ Verilog算数运算符+-*/%** Verilog关系运算符Verilog逻辑运算符Verilog迭代连接运算符...
- 文章目录 前言双阈值标准TTLLVTTLLVTTL3V3LVTTL2V5 CMOSLVCOMSLVCOMS3V3LVCOMS2V5LVCOMS1V8LVCOMS1V5LVCOMS1V2 LVDSRS232RS485不同标准之间能否混连？ 前言 我们在对FPGA项目进行约束的时候，常常看到这样的电平标准，例如LVCOM18，LVCOS25，LVDS，L... 文章目录 前言双阈值标准TTLLVTTLLVTTL3V3LVTTL2V5 CMOSLVCOMSLVCOMS3V3LVCOMS2V5LVCOMS1V8LVCOMS1V5LVCOMS1V2 LVDSRS232RS485不同标准之间能否混连？ 前言 我们在对FPGA项目进行约束的时候，常常看到这样的电平标准，例如LVCOM18，LVCOS25，LVDS，L...
- 文章目录 前言设计的分类按功能分按面向分按速度和规模分按速度分按规模分按速度、规模分 前言 本文摘自《FPGA之道》，一看来学习下作者的看法。 设计的分类 抛开应用背景、科研领域不谈，单从FPGA设计本身的一些特性出发，就可以将它划分成若干个基本类别。在动手用HDL代码实现FPGA设计之前，最好先分析一下待实现的FPGA设计具有哪一个或者哪... 文章目录 前言设计的分类按功能分按面向分按速度和规模分按速度分按规模分按速度、规模分 前言 本文摘自《FPGA之道》，一看来学习下作者的看法。 设计的分类 抛开应用背景、科研领域不谈，单从FPGA设计本身的一些特性出发，就可以将它划分成若干个基本类别。在动手用HDL代码实现FPGA设计之前，最好先分析一下待实现的FPGA设计具有哪一个或者哪...
- 文章目录 前言VHDL的并行语句VHDL直接信号赋值语句VHDL条件式信号设置语句VHDL选择式信号设置语句VHDL进程语句时钟事件表示方法纯组合process纯时序process具有同步复位的process具有异步复位的process具有混合复位的processVHDL块语句VHDL元件例化语句VHDL生成语句条件生成VHDL函数调用语句 前言... 文章目录 前言VHDL的并行语句VHDL直接信号赋值语句VHDL条件式信号设置语句VHDL选择式信号设置语句VHDL进程语句时钟事件表示方法纯组合process纯时序process具有同步复位的process具有异步复位的process具有混合复位的processVHDL块语句VHDL元件例化语句VHDL生成语句条件生成VHDL函数调用语句 前言...
- 博文目录 写在前面正文同步FIFO回顾$clog2()系统函数使用综合属性控制资源使用 异步FIFO设计FIFO用途回顾异步FIFO原理回顾异步FIFO设计异步FIFO仿真 参考资料交个朋友 写在前面 一开始是想既然是极简教程，就应该只给出FIFO的概念，没想到还是给出了同步以及异步FIFO的设计，要不然总感觉内容不完整，也好，自己设计的FIF... 博文目录 写在前面正文同步FIFO回顾$clog2()系统函数使用综合属性控制资源使用 异步FIFO设计FIFO用途回顾异步FIFO原理回顾异步FIFO设计异步FIFO仿真 参考资料交个朋友 写在前面 一开始是想既然是极简教程，就应该只给出FIFO的概念，没想到还是给出了同步以及异步FIFO的设计，要不然总感觉内容不完整，也好，自己设计的FIF...
上滑加载中
推荐直播
-
-
华为云软件开发生产线（CodeArts）4月新特性解读2025/05/30 周五 16:30-17:30
Enki 华为云高级产品经理
不知道产品的最新特性？没法和产品团队建立直接的沟通？本期直播产品经理将为您解读华为云软件开发生产线4月发布的新特性，并在直播过程中为您答疑解惑。
回顾中 -
基于昇腾的皮肤病理多模态大模型研发2025/06/05 周四 19:00-20:00
崔笑宇 华为开发者布道师-高校教师
本期直播聚焦昇腾AI平台在皮肤病理多模态大模型研发中的全流程技术突破，通过基于国产基座模型QwenV2.5进行微调，融入思维链数据优化推理能力，深度融合病理图像、临床文本及专家语音等多模态数据，构建覆盖“认知行为-逻辑推理-决策生成”全流程的皮肤病理大模型。
回顾中
热门标签