- 文章目录 背景例子工程预览例子程序用户模块逻辑分析收（CHECK）发（GEN） 例子程序仿真文件分析写在最后工程分享参考资料交个朋友 背景 熬夜写完了上两篇博客： Aurora IP core 的理论学习记录 Aurora IP core 的定制详情记录 到这一篇应该就是分析例子程序了，最重要地还是通过仿真来认识Aurora通信。 Aurora IP... 文章目录 背景例子工程预览例子程序用户模块逻辑分析收（CHECK）发（GEN） 例子程序仿真文件分析写在最后工程分享参考资料交个朋友 背景 熬夜写完了上两篇博客： Aurora IP core 的理论学习记录 Aurora IP core 的定制详情记录 到这一篇应该就是分析例子程序了，最重要地还是通过仿真来认识Aurora通信。 Aurora IP...
- 文章目录 前言外部接口相关时序分析功能仿真对接口分析的帮助纯输入接口纯时钟输入接口纯同步输入接口纯异步输入接口同步输入异步采集 纯输出接口纯时钟输出接口纯同步输出接口纯异步输出接口异步生成同步输出 可完全拆解复合接口不可完全拆解复合接口纯组合逻辑接口输入、输出直接共用时钟接口输入为主的直接共用时钟接口输出为主的直接共用时钟接口 输入、输出间接共用时钟接口 ... 文章目录 前言外部接口相关时序分析功能仿真对接口分析的帮助纯输入接口纯时钟输入接口纯同步输入接口纯异步输入接口同步输入异步采集 纯输出接口纯时钟输出接口纯同步输出接口纯异步输出接口异步生成同步输出 可完全拆解复合接口不可完全拆解复合接口纯组合逻辑接口输入、输出直接共用时钟接口输入为主的直接共用时钟接口输出为主的直接共用时钟接口 输入、输出间接共用时钟接口 ...
- 前言 IP核是FPGA开发者的老朋友了，可以这么说，只要是做FPGA开发的，都会利用FPGA的IP核进行开发设计，这不像IC设计，什么都要自己设计，使用IP可以加快产生开发进程。 下面摘自《FPGA之道》对IP核的描述，来理解IP核相关的简单内容。 IP核概述 随着FPGA的集成度越来越高，规模越来越大，设计越来越复杂，IC行业的竞争也越来越激烈，产品的交付周期越... 前言 IP核是FPGA开发者的老朋友了，可以这么说，只要是做FPGA开发的，都会利用FPGA的IP核进行开发设计，这不像IC设计，什么都要自己设计，使用IP可以加快产生开发进程。 下面摘自《FPGA之道》对IP核的描述，来理解IP核相关的简单内容。 IP核概述 随着FPGA的集成度越来越高，规模越来越大，设计越来越复杂，IC行业的竞争也越来越激烈，产品的交付周期越...
- 上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。 下面简单介绍一下其他概念题目： 1、 解释一下Vih，Vil，Vol，Voh，Vt。 这些是有关逻辑电平的一些概念： 输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电... 上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。 下面简单介绍一下其他概念题目： 1、 解释一下Vih，Vil，Vol，Voh，Vt。 这些是有关逻辑电平的一些概念： 输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电...
- 文章目录 前言Verilog数据类型Verilog四值逻辑系统寄存器数据类型regintegerreal 线网数据类型wiretrisupply1/supply0wand/triandwor/triortri1/tri0/ trireg 参数数据类型parameterlocalparamspecparam 如何定义数组常量表示方法二进制表示法八进制表示法十六进制... 文章目录 前言Verilog数据类型Verilog四值逻辑系统寄存器数据类型regintegerreal 线网数据类型wiretrisupply1/supply0wand/triandwor/triortri1/tri0/ trireg 参数数据类型parameterlocalparamspecparam 如何定义数组常量表示方法二进制表示法八进制表示法十六进制...
- 文章目录 前言仿真语法Graphic Waveform数字波形简介从实际到仿真实际系统检测软件仿真模拟 “Hello world”之Graphic Waveform待仿真设计 一些绘制波形的操作添加端口创建时钟信号钳制与释放信号电平翻转生成随机序列总线设置 一些观察波形的操作波形缩放总线观察添加时标边沿寻找 波形仿真结果分析及重要注意事项一、如果判断仿真结果对与... 文章目录 前言仿真语法Graphic Waveform数字波形简介从实际到仿真实际系统检测软件仿真模拟 “Hello world”之Graphic Waveform待仿真设计 一些绘制波形的操作添加端口创建时钟信号钳制与释放信号电平翻转生成随机序列总线设置 一些观察波形的操作波形缩放总线观察添加时标边沿寻找 波形仿真结果分析及重要注意事项一、如果判断仿真结果对与...
- 文章目录 前言VHDL的串行语句VHDL直接信号赋值语句VHDL变量赋值语句VHDL条件语句优先级条件语句无优先级条件语句优先级条件语句与无优先级条件语句的对比case-when的一些变形 VHDL空语句VHDL循环语句VHDL等待语句VHDL过程调用语句 前言 所谓的串行语句，不过是形式上的串行，映射为硬件电路时仍然为并行的。 VHDL的串行语句... 文章目录 前言VHDL的串行语句VHDL直接信号赋值语句VHDL变量赋值语句VHDL条件语句优先级条件语句无优先级条件语句优先级条件语句与无优先级条件语句的对比case-when的一些变形 VHDL空语句VHDL循环语句VHDL等待语句VHDL过程调用语句 前言 所谓的串行语句，不过是形式上的串行，映射为硬件电路时仍然为并行的。 VHDL的串行语句...
- 前言 所谓的FPGA的应用模式就是配置方式的组合，在实际的项目开发中，我们可以在调试阶段通过JTAG配置模式进行配置，在成熟阶段，可以通过主动配置模式进行配置，而主动配置模式就是所谓的将bit流文件固化进flash的过程。 本文摘自《FPGA之道》介绍了几种常见的应用模式供不同场景使用。 应用模式简介 在实际的FPGA项目开发中，只采用一种配置模式往往不能满足我们... 前言 所谓的FPGA的应用模式就是配置方式的组合，在实际的项目开发中，我们可以在调试阶段通过JTAG配置模式进行配置，在成熟阶段，可以通过主动配置模式进行配置，而主动配置模式就是所谓的将bit流文件固化进flash的过程。 本文摘自《FPGA之道》介绍了几种常见的应用模式供不同场景使用。 应用模式简介 在实际的FPGA项目开发中，只采用一种配置模式往往不能满足我们...
- RapidIO规范定义了几种事务类型。 每种事务类型执行不同的功能。 IP核的事务支持是通过Vivado®集成设计环境（IDE）设置的。 表3-1列出了已定义的事务类型，并指示事务所属的LOG端口。 如果事务不是表3-1中定义的事务，或者在Vivado IDE中未启用对事务的支持，则认为该事务不受支持。 如果不支持接收的事务，则它将显示在用户定义的端口上。 如果用户定义的端... RapidIO规范定义了几种事务类型。 每种事务类型执行不同的功能。 IP核的事务支持是通过Vivado®集成设计环境（IDE）设置的。 表3-1列出了已定义的事务类型，并指示事务所属的LOG端口。 如果事务不是表3-1中定义的事务，或者在Vivado IDE中未启用对事务的支持，则认为该事务不受支持。 如果不支持接收的事务，则它将显示在用户定义的端口上。 如果用户定义的端...
- 本来突发奇想，想建立一个群来召集各路同行加入，共同讨论数字IC以及FPGA方向的笔试，面试题目，效果比想象中的要好，大家气氛很好，踊跃发言，大胆讨论，解决了很多有意思的问题，这里挑出两个题目来记录一下，个人感觉写的很好： 题目是： 本身快被遗忘了的一个题目，被大家的讨论掩盖过去了，可是好题终究还是会被发现，这位大哥就单独告诉我并给出了自己的思路，十分感谢，领教了。 ... 本来突发奇想，想建立一个群来召集各路同行加入，共同讨论数字IC以及FPGA方向的笔试，面试题目，效果比想象中的要好，大家气氛很好，踊跃发言，大胆讨论，解决了很多有意思的问题，这里挑出两个题目来记录一下，个人感觉写的很好： 题目是： 本身快被遗忘了的一个题目，被大家的讨论掩盖过去了，可是好题终究还是会被发现，这位大哥就单独告诉我并给出了自己的思路，十分感谢，领教了。 ...
- 目录 Homogeneous Heterogeneous 写在最后 上一篇博文已经简单的介绍了元件库是如何创建的，并且了解了arCAD Capture CIS的一些最基本的操作。 下面这篇博文继续沿着上面的说，我们开始画分裂元件的元件库。 所谓的分裂元件，通俗地说就是同一个元件，分为几块画出来，最典型的就是FPGA，由于FPGA引脚众多，不可能在... 目录 Homogeneous Heterogeneous 写在最后 上一篇博文已经简单的介绍了元件库是如何创建的，并且了解了arCAD Capture CIS的一些最基本的操作。 下面这篇博文继续沿着上面的说，我们开始画分裂元件的元件库。 所谓的分裂元件，通俗地说就是同一个元件，分为几块画出来，最典型的就是FPGA，由于FPGA引脚众多，不可能在...
- Single Port RAM Synchronous Read/Write 这篇博文介绍单端口同步读写RAM，在之前的博文中，也介绍过类似的设计：【Verilog HDL 训练】第 13 天（存储器、SRAM） 在这篇博文中，与知识星球里的伙伴们交流，真是让我受益匪浅呀。 单端口同步读写RAM的设计没什么可描述的，代码不麻烦，看起来最为清晰： 输入输出... Single Port RAM Synchronous Read/Write 这篇博文介绍单端口同步读写RAM，在之前的博文中，也介绍过类似的设计：【Verilog HDL 训练】第 13 天（存储器、SRAM） 在这篇博文中，与知识星球里的伙伴们交流，真是让我受益匪浅呀。 单端口同步读写RAM的设计没什么可描述的，代码不麻烦，看起来最为清晰： 输入输出...
- 文章目录 写在前面IP核定制页面预览IP核定制详解lane widthLine RateGT REFCLK (MHz)INIT clk (MHz)DRP clk (MHz)Dataflow ModeInterfaceFlow controlBack ChannelGT selection 写在最后同行邀请参考资料 写在前面 很久没有在夜里写博客了，现... 文章目录 写在前面IP核定制页面预览IP核定制详解lane widthLine RateGT REFCLK (MHz)INIT clk (MHz)DRP clk (MHz)Dataflow ModeInterfaceFlow controlBack ChannelGT selection 写在最后同行邀请参考资料 写在前面 很久没有在夜里写博客了，现...
- 某发科的一个题目，仅仅给出下面一个电路图，让你画出Q1,Q2以及Q3的波形，并描述电路功能。 可以看出，这个电路很简单（可tm的当时就是没做出来），我当时疑惑的是初值是什么，输入初值是什么？ 可想想和输入初值有个毛线关系呀，第一个触发器的输入是第二个以及第三个触发器的输出的反馈，是Q1与Q2的或非； 只要触发器复位有初值即可，一般触发器复位初值为0，这里也默认为0，... 某发科的一个题目，仅仅给出下面一个电路图，让你画出Q1,Q2以及Q3的波形，并描述电路功能。 可以看出，这个电路很简单（可tm的当时就是没做出来），我当时疑惑的是初值是什么，输入初值是什么？ 可想想和输入初值有个毛线关系呀，第一个触发器的输入是第二个以及第三个触发器的输出的反馈，是Q1与Q2的或非； 只要触发器复位有初值即可，一般触发器复位初值为0，这里也默认为0，...
- 文章目录 背景定制framing接口的IP核生成示例工程并分析GEN模块分析CHECK模块分析 示例工程仿真总体仿真发送模块仿真接收模块仿真 参考资料交个朋友写在最后工程分享 背景 熬夜继续写Aurora系列博文！今天明显状态不如昨天，眼皮有点涩涩的，坚持一下。 如果不是写博客，我根本没有动力那么认真看，认真思考这个东西，这可能就是写博客输出的魅... 文章目录 背景定制framing接口的IP核生成示例工程并分析GEN模块分析CHECK模块分析 示例工程仿真总体仿真发送模块仿真接收模块仿真 参考资料交个朋友写在最后工程分享 背景 熬夜继续写Aurora系列博文！今天明显状态不如昨天，眼皮有点涩涩的，坚持一下。 如果不是写博客，我根本没有动力那么认真看，认真思考这个东西，这可能就是写博客输出的魅...
上滑加载中
推荐直播
-
香橙派AIpro的远程推理框架与实验案例2025/07/04 周五 19:00-20:00
郝家胜 -华为开发者布道师-高校教师
AiR推理框架创新采用将模型推理与模型应用相分离的机制，把香橙派封装为AI推理黑盒服务，构建了分布式远程推理框架，并提供多种输入模态、多种输出方式以及多线程支持的高度复用框架，解决了开发板环境配置复杂上手困难、缺乏可视化体验和资源稀缺课程受限等痛点问题，真正做到开箱即用，并支持多种笔记本电脑环境、多种不同编程语言，10行代码即可体验图像分割迁移案例。
回顾中 -
鸿蒙端云一体化应用开发2025/07/10 周四 19:00-20:00
倪红军 华为开发者布道师-高校教师
基于鸿蒙平台终端设备的应用场景越来越多、使用范围越来越广。本课程以云数据库服务为例，介绍云侧项目应用的创建、新建对象类型、新增存储区及向对象类型中添加数据对象的方法，端侧（HarmonyOS平台）一体化工程项目的创建、云数据资源的关联方法及对云侧数据的增删改查等操作方法，为开发端云一体化应用打下坚实基础。
回顾中
热门标签