- 前几天无意中打开了Vivado HLS这个设计工具，并看了几眼数据手册，大概是说有种更高抽象级别的设计方式，当然我是不知道的，也没有深究，今天看到《基于FPGA的数字信号处理》这本书，提到了数字系统设计的演变，最后提到了HLS这种设计方法，觉得是一个不错的科普了，具体的内容还需要自己研究，记录下笔记。 数字系统设计经历了计算机辅助设计（computer Aided Desi... 前几天无意中打开了Vivado HLS这个设计工具，并看了几眼数据手册，大概是说有种更高抽象级别的设计方式，当然我是不知道的，也没有深究，今天看到《基于FPGA的数字信号处理》这本书，提到了数字系统设计的演变，最后提到了HLS这种设计方法，觉得是一个不错的科普了，具体的内容还需要自己研究，记录下笔记。 数字系统设计经历了计算机辅助设计（computer Aided Desi...
- Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs 最近在看关于Ultrafast设计方法学的视频以及Vivado design Methodology的用户手册时，总是提到SRL，我总是很困惑，总是用这个缩写，到底是啥，也许没有看这些东西的时候，我还... Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs 最近在看关于Ultrafast设计方法学的视频以及Vivado design Methodology的用户手册时，总是提到SRL，我总是很困惑，总是用这个缩写，到底是啥，也许没有看这些东西的时候，我还...
- 不稳定态，指的就是不稳定的状态。请注意，寄存器输出的不稳定状态并不是由于赋值冲突而导致的不确定状态（‘X’状态），而是由于不同路径的延迟不一致所导致的数据线上出现了一个或多个非预期的中间状态。 时序仿真时，寄存器的输出从A变为B时，中间会有一小段毛刺。毛刺其实是有确切的取值的。 单触发器寄存器 如果寄存器只包含一个触发器，即寄存器的容量为1bit。例如，在下一个有效时钟... 不稳定态，指的就是不稳定的状态。请注意，寄存器输出的不稳定状态并不是由于赋值冲突而导致的不确定状态（‘X’状态），而是由于不同路径的延迟不一致所导致的数据线上出现了一个或多个非预期的中间状态。 时序仿真时，寄存器的输出从A变为B时，中间会有一小段毛刺。毛刺其实是有确切的取值的。 单触发器寄存器 如果寄存器只包含一个触发器，即寄存器的容量为1bit。例如，在下一个有效时钟...
- 目录 背景 IBUF IBUFDS IBUFG IBUFGDS 背景 这篇博文是下面这篇博文的继续： 【FPGA】Buffer专题介绍（一） 但介绍方式我想放的更自由一点，要不然就是官方文档了。 IBUF 这是一个输入缓冲（Input Buffer）原语，不过这个原语一般不需要你自己去例化，综合工具会根据情况自己添加的。 上面显示，推荐的设计方... 目录 背景 IBUF IBUFDS IBUFG IBUFGDS 背景 这篇博文是下面这篇博文的继续： 【FPGA】Buffer专题介绍（一） 但介绍方式我想放的更自由一点，要不然就是官方文档了。 IBUF 这是一个输入缓冲（Input Buffer）原语，不过这个原语一般不需要你自己去例化，综合工具会根据情况自己添加的。 上面显示，推荐的设计方...
- 时钟，时序逻辑的心跳 在时序逻辑中，正是时钟信号将各个存储单元中的数据一级一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此，时钟就好像时序逻辑的心跳一样，那么重要却又平常的存在着。 几乎所有的FPGA设计都是时序逻辑，就意味着几乎所有的FPGA设计都离不开时钟，时钟之于时序逻辑，好比空气之于众生。因此，要确保FPGA设计成功，就先要确保时钟信号成功... 时钟，时序逻辑的心跳 在时序逻辑中，正是时钟信号将各个存储单元中的数据一级一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此，时钟就好像时序逻辑的心跳一样，那么重要却又平常的存在着。 几乎所有的FPGA设计都是时序逻辑，就意味着几乎所有的FPGA设计都离不开时钟，时钟之于时序逻辑，好比空气之于众生。因此，要确保FPGA设计成功，就先要确保时钟信号成功...
- 上篇博文讲了半带抽取器，趁热打铁，这篇博文讲半带插值器；这种对应关系不止此一例，之前的博文：多相抽取器与多相插值器，也是这一类关系。 正如半带抽取器是更一般的多相抽取滤波器的优化版本一样，半带插值器是多相插值器的特殊情况。图3-32显示了半带插值器。 真正的半带插值器的系数集与具有相同规格的半带抽取器的系数集相同。在脉冲响应中大量的零分量的利用与半带抽取器完全相同的... 上篇博文讲了半带抽取器，趁热打铁，这篇博文讲半带插值器；这种对应关系不止此一例，之前的博文：多相抽取器与多相插值器，也是这一类关系。 正如半带抽取器是更一般的多相抽取滤波器的优化版本一样，半带插值器是多相插值器的特殊情况。图3-32显示了半带插值器。 真正的半带插值器的系数集与具有相同规格的半带抽取器的系数集相同。在脉冲响应中大量的零分量的利用与半带抽取器完全相同的...
- 内插 FIR 滤波器简写为 IFIR 滤波器，英文名为：Interpolated FIR Filter 内插 FIR 滤波器和传统的 FIR 滤波器有类似的结构，唯一的区别就是将单位延迟替换为了 k -1个延迟单元，其中 k 称为 0填充因子。 下图是 N 抽头的IFIR滤波器： 该体系结构在功能上相当于在原型滤波器系数集的系数之间插入k-1零。内插滤波器对于实现窄... 内插 FIR 滤波器简写为 IFIR 滤波器，英文名为：Interpolated FIR Filter 内插 FIR 滤波器和传统的 FIR 滤波器有类似的结构，唯一的区别就是将单位延迟替换为了 k -1个延迟单元，其中 k 称为 0填充因子。 下图是 N 抽头的IFIR滤波器： 该体系结构在功能上相当于在原型滤波器系数集的系数之间插入k-1零。内插滤波器对于实现窄...
- 针对单输出的组合逻辑进行简单分析，而多输出的组合逻辑可分解为多个但输出的组合逻辑。 单输入的组合逻辑 对于一个简单的非门电路，它的输出将永远跟随输入变化，即使考虑到门延迟、线延迟的影响，输出波形最多也就是比输入波形在时间上滞后一些罢了，并不会出现非预期的现象。 但对于单输入的组合逻辑，情况就不一样了。 如下图： 输入为A先于not（A）A非到达或门，因此，如果初... 针对单输出的组合逻辑进行简单分析，而多输出的组合逻辑可分解为多个但输出的组合逻辑。 单输入的组合逻辑 对于一个简单的非门电路，它的输出将永远跟随输入变化，即使考虑到门延迟、线延迟的影响，输出波形最多也就是比输入波形在时间上滞后一些罢了，并不会出现非预期的现象。 但对于单输入的组合逻辑，情况就不一样了。 如下图： 输入为A先于not（A）A非到达或门，因此，如果初...
- 上篇博文讲了输入延迟约束（ Input Delay Constraints）：输入延迟约束（Constraining Input Delay） 这篇博文讲解具体的实例，通过实例去学习是最有效果的。 实例1 如图1所示系统，以太网PHY芯片与FPGA相连，分为三组接口： RX接口：时钟RXCK和数据RXD； TX接口：时钟... 上篇博文讲了输入延迟约束（ Input Delay Constraints）：输入延迟约束（Constraining Input Delay） 这篇博文讲解具体的实例，通过实例去学习是最有效果的。 实例1 如图1所示系统，以太网PHY芯片与FPGA相连，分为三组接口： RX接口：时钟RXCK和数据RXD； TX接口：时钟...
- 这篇博文快速完成，对上篇博文的一个延续，用动态扫描数码管显示模块来显示回响信号的脉冲长度，从而知道测距值。 上篇博文：超声波测距小实验（一） 关于数码管的动态扫描显示的博文之前也写了几篇，这里直接调用其模块即可：控制数码管动态扫描显示的小实验 功能框图： 同样为25MHz的时钟频率，所以段选，片选模块可以直接使用： ///工程硬件平台： Xilinx Spa... 这篇博文快速完成，对上篇博文的一个延续，用动态扫描数码管显示模块来显示回响信号的脉冲长度，从而知道测距值。 上篇博文：超声波测距小实验（一） 关于数码管的动态扫描显示的博文之前也写了几篇，这里直接调用其模块即可：控制数码管动态扫描显示的小实验 功能框图： 同样为25MHz的时钟频率，所以段选，片选模块可以直接使用： ///工程硬件平台： Xilinx Spa...
- 目录 字长基本问题 溢出问题 定点数据的量化模式： 定点数据的溢出模式： 字长基本问题 字长（位宽）和小数部分字长共同构成了定点数的两个要素。以wl表示字长，fl表示小数部分字长，那么有符号定点数以Fix_wl_fl的形式表示，无符号定点数的字长以UFix_wl_fl的形式表示。对于定点小数，一旦wl和fl确定，那么小数点的位置即可固定。 下表... 目录 字长基本问题 溢出问题 定点数据的量化模式： 定点数据的溢出模式： 字长基本问题 字长（位宽）和小数部分字长共同构成了定点数的两个要素。以wl表示字长，fl表示小数部分字长，那么有符号定点数以Fix_wl_fl的形式表示，无符号定点数的字长以UFix_wl_fl的形式表示。对于定点小数，一旦wl和fl确定，那么小数点的位置即可固定。 下表...
- 目录 时钟管理器（CMT） DCM（digital clock manager） 组成结构 DCM原语 时钟管理器（CMT） Spartan-6 CMT是一个灵活、高性能的时钟管理模块。它位于芯片中央、垂直的全局时钟网络旁。如图2-17所示，它包含一个PLL和两个DCM。 图2-17 Spartan-6 FP... 目录 时钟管理器（CMT） DCM（digital clock manager） 组成结构 DCM原语 时钟管理器（CMT） Spartan-6 CMT是一个灵活、高性能的时钟管理模块。它位于芯片中央、垂直的全局时钟网络旁。如图2-17所示，它包含一个PLL和两个DCM。 图2-17 Spartan-6 FP...
- Vivado进行时序分析，对时钟的约束是必不可少的，设计中的时钟可分为一下几种： Primary Clocks 主时钟；Generated Clocks 衍生时钟；Virtual Clocks 虚拟时钟。 Primary Clocks 主时钟一般是FPGA外部芯片如晶振提供的时钟，通过FPGA引脚输入。Vivado进行时序分析时，以主时钟的源端点作为延时计算起... Vivado进行时序分析，对时钟的约束是必不可少的，设计中的时钟可分为一下几种： Primary Clocks 主时钟；Generated Clocks 衍生时钟；Virtual Clocks 虚拟时钟。 Primary Clocks 主时钟一般是FPGA外部芯片如晶振提供的时钟，通过FPGA引脚输入。Vivado进行时序分析时，以主时钟的源端点作为延时计算起...
- 前几篇博文提到了四种时序路径：基本的时序约束、分析的概念 1) FPGA内部时序单元间的路径 2) 输入端口到FPGA内部时序单元的路径 3) FPGA内部时序单元到输... 前几篇博文提到了四种时序路径：基本的时序约束、分析的概念 1) FPGA内部时序单元间的路径 2) 输入端口到FPGA内部时序单元的路径 3) FPGA内部时序单元到输...
- 最近在看《FPGA之道》，对此爱不释手，真是开卷有益！很想收藏一本，可惜买不到了。 进入正题，今天记录这篇笔记，应该是学习使用Verilog HDL描述硬件电路时都会遇到的问题，记录下来，供大家参考。 赋值冲突 赋值冲突，是写变量时常碰到的一类问题，其主要可分为两类，如下： 两个以上并行语句赋值冲突 这种赋值冲突就FPGA来说是致命的，因为它违背了变量操作中的“一... 最近在看《FPGA之道》，对此爱不释手，真是开卷有益！很想收藏一本，可惜买不到了。 进入正题，今天记录这篇笔记，应该是学习使用Verilog HDL描述硬件电路时都会遇到的问题，记录下来，供大家参考。 赋值冲突 赋值冲突，是写变量时常碰到的一类问题，其主要可分为两类，如下： 两个以上并行语句赋值冲突 这种赋值冲突就FPGA来说是致命的，因为它违背了变量操作中的“一...
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香橙派AIpro的远程推理框架与实验案例2025/07/04 周五 19:00-20:00
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