- 国庆七天的假期过完了，这短时间我一直在放松，本来想花两天时间把导师让我查看的Xilinx官方数据手册之FIR滤波器相关内容看完，可之后的实践过程发现我好像小看这部分内容在FPGA设计中的分量了，细节很多，如果想全面了解，两天时间只能看一小部分，我必须继续总结下去。 这篇博文的目的在于将这部分内容汇总起来，为接下来的总结理清头绪！ 1. 【 FPGA 】FIR滤波器开篇... 国庆七天的假期过完了，这短时间我一直在放松，本来想花两天时间把导师让我查看的Xilinx官方数据手册之FIR滤波器相关内容看完，可之后的实践过程发现我好像小看这部分内容在FPGA设计中的分量了，细节很多，如果想全面了解，两天时间只能看一小部分，我必须继续总结下去。 这篇博文的目的在于将这部分内容汇总起来，为接下来的总结理清头绪！ 1. 【 FPGA 】FIR滤波器开篇...
- FPGA整体架构 下图是FPGA架构的一个整体架构图，可见，Virtex-7系列的FPGA分为20个时钟域（Clock Region），左侧从X0Y0到X0Y9，右侧从X1Y0到X1Y9，命名方式为：X后面的数字表示列，从0开始到1，总共两列；Y表示行，后面的数字从下网上计数，依次为0,1，...，9，总共10行。 每个时钟域的长度度为FPGA板子的一半，高为大约为48个... FPGA整体架构 下图是FPGA架构的一个整体架构图，可见，Virtex-7系列的FPGA分为20个时钟域（Clock Region），左侧从X0Y0到X0Y9，右侧从X1Y0到X1Y9，命名方式为：X后面的数字表示列，从0开始到1，总共两列；Y表示行，后面的数字从下网上计数，依次为0,1，...，9，总共10行。 每个时钟域的长度度为FPGA板子的一半，高为大约为48个...
- 用选择器的思想来实现总线： 总线从宏观上看是“多写多读”的，但是从微观上来看是“一写多读”，因为系统中的各个部件只能分时使用总线，而无法同时使用。也就是在某一固定时刻，总线是“一写多读”的，只不过通过一写控制电路，我们貌似可以在不同时刻为总线分配不同的驱动源，以达到宏观上的“多写多读”。 下面用FPGA来简单地实现总线： 利用多路选择器的选通特性，可以实现总线的功能，这... 用选择器的思想来实现总线： 总线从宏观上看是“多写多读”的，但是从微观上来看是“一写多读”，因为系统中的各个部件只能分时使用总线，而无法同时使用。也就是在某一固定时刻，总线是“一写多读”的，只不过通过一写控制电路，我们貌似可以在不同时刻为总线分配不同的驱动源，以达到宏观上的“多写多读”。 下面用FPGA来简单地实现总线： 利用多路选择器的选通特性，可以实现总线的功能，这...
- 这个系列的博文已经写过了两篇，分别是通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）和通过仿真和综合认识JK触发器（Verilog HDL语言描述JK触发器），分析的方法是完全并行的。 这里再看一下T触发器。 Verilog HDL程序描述 //设计1为T触发器，带有异步复位信号module t_trigger(clk,t,rst,q); input... 这个系列的博文已经写过了两篇，分别是通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）和通过仿真和综合认识JK触发器（Verilog HDL语言描述JK触发器），分析的方法是完全并行的。 这里再看一下T触发器。 Verilog HDL程序描述 //设计1为T触发器，带有异步复位信号module t_trigger(clk,t,rst,q); input...
- 整个过程我没有记录，因为之前记录过了，都是一样的，这里只是记录了下思路。之前的博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制 这些LED的正极连接510欧姆限流电阻到3.3V电压，负极都连接到了FPGA的IO引脚上。因此，FPGA可以通过引脚的高或低电平控制LED的亮灭状态。 8个LED指示灯，我们依次给他们赋值，每次只有一个LED点亮，每次点亮某个LED... 整个过程我没有记录，因为之前记录过了，都是一样的，这里只是记录了下思路。之前的博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制 这些LED的正极连接510欧姆限流电阻到3.3V电压，负极都连接到了FPGA的IO引脚上。因此，FPGA可以通过引脚的高或低电平控制LED的亮灭状态。 8个LED指示灯，我们依次给他们赋值，每次只有一个LED点亮，每次点亮某个LED...
- 上篇博文：时钟简介，简单的介绍了下时钟，这篇博文讲下时钟域的相关问题。 时钟域的概念 随着FPGA芯片所承载的功能日趋复杂，单个时钟信号已经往往不能满足FPGA设计的需求。就拿一个最简单地串并转换接口来说，要实现它就至少需要两个时钟信号，因此，通常情况下，一个FPGA设计中往往要用到多个时钟信号。 当FPGA设计中的时钟增多了以后，多时钟并存，就会导致跨时钟域问题。这篇... 上篇博文：时钟简介，简单的介绍了下时钟，这篇博文讲下时钟域的相关问题。 时钟域的概念 随着FPGA芯片所承载的功能日趋复杂，单个时钟信号已经往往不能满足FPGA设计的需求。就拿一个最简单地串并转换接口来说，要实现它就至少需要两个时钟信号，因此，通常情况下，一个FPGA设计中往往要用到多个时钟信号。 当FPGA设计中的时钟增多了以后，多时钟并存，就会导致跨时钟域问题。这篇...
- 目录 简述 ASIC和FPGA之间的比较 FPGA和CPLD之间的比较 简述 ASIC是英文Application Specific Integrated Circuits的缩写，即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。 FPGA是英文Field Programmable Gate Array的缩写... 目录 简述 ASIC和FPGA之间的比较 FPGA和CPLD之间的比较 简述 ASIC是英文Application Specific Integrated Circuits的缩写，即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。 FPGA是英文Field Programmable Gate Array的缩写...
- FPGA对绝大多数的人来说相对有些陌生。经常有朋友问我，你们成天搞的这个 FPGA 到底是什么东西。 我想很难用一两句通俗易懂的语言解释什么是 FPGA，因为当今的 FPGA 已经是一个非常复杂的系统了。打个比喻来说，对于热爱乐高的人来说 FPGA 设计就像搭积木，对于爱涂鸦的我来说 FPGA&... FPGA对绝大多数的人来说相对有些陌生。经常有朋友问我，你们成天搞的这个 FPGA 到底是什么东西。 我想很难用一两句通俗易懂的语言解释什么是 FPGA，因为当今的 FPGA 已经是一个非常复杂的系统了。打个比喻来说，对于热爱乐高的人来说 FPGA 设计就像搭积木，对于爱涂鸦的我来说 FPGA&...
- 目录 复位的目的 同步复位 异步复位 优缺点比较 异步复位，同步释放（撤离） 复位的目的 复位的基本目的是使器件进入到可以稳定工作的确定状态，这避免了器件在上电后进入到随机状态导致跑飞了。在实际设计过程中，设计者必须选择最适合于设计本身的复位方式。 耳熟能详的是同步复位和异步复位，分别介绍如下： 同步复位 同步复位就是指复位信号只有在时钟... 目录 复位的目的 同步复位 异步复位 优缺点比较 异步复位，同步释放（撤离） 复位的目的 复位的基本目的是使器件进入到可以稳定工作的确定状态，这避免了器件在上电后进入到随机状态导致跑飞了。在实际设计过程中，设计者必须选择最适合于设计本身的复位方式。 耳熟能详的是同步复位和异步复位，分别介绍如下： 同步复位 同步复位就是指复位信号只有在时钟...
- 目录 前言 主题 Verilog HDL设计代码 测试代码 仿真波形 ISE中综合 RTL Schematic Technology Schematic 前言 数字时钟计数器和我的前一篇博文：级联模60计数器（Verilog HDL语言描述）（仿真与综合）的级联思路几乎一样。 数字时钟计数器的秒、分用的是模60计数器，而时用的是模24计数器，所以呢，这... 目录 前言 主题 Verilog HDL设计代码 测试代码 仿真波形 ISE中综合 RTL Schematic Technology Schematic 前言 数字时钟计数器和我的前一篇博文：级联模60计数器（Verilog HDL语言描述）（仿真与综合）的级联思路几乎一样。 数字时钟计数器的秒、分用的是模60计数器，而时用的是模24计数器，所以呢，这...
- 问题概述： 输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作，这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系，所以我们也很容易通过调整合理的计数器位宽，达到4个LED闪烁一致的控制。 ... 问题概述： 输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作，这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系，所以我们也很容易通过调整合理的计数器位宽，达到4个LED闪烁一致的控制。 ...
- 多个系数集 对于多系数过滤器，单个.coe文件用于指定系数集。 每个系数集应附加到前一组系数。 例如，如果设计了一个2系数集，10抽头对称滤波器， 系数集＃0为：coefdata = -1，-2，-3,4,5,5,4，-3，-2 ，-1; 和系数集＃1是： coefdata = -9，-10，-11,12,13,13,12，-11，-10，-9; 那么整个过滤器的... 多个系数集 对于多系数过滤器，单个.coe文件用于指定系数集。 每个系数集应附加到前一组系数。 例如，如果设计了一个2系数集，10抽头对称滤波器， 系数集＃0为：coefdata = -1，-2，-3,4,5,5,4，-3，-2 ，-1; 和系数集＃1是： coefdata = -9，-10，-11,12,13,13,12，-11，-10，-9; 那么整个过滤器的...
- 目录 FPGA简介 FPGA特点 FPGA芯片结构 1.可编程输入输出单元（IOB） 2.可配置逻辑块（CLB） 3.嵌入式块RAM（BRAM） 4.丰富的布线资源 5.底层内嵌功能单元 6.内嵌专用硬核 FPGA简介 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑 PAL（Pr... 目录 FPGA简介 FPGA特点 FPGA芯片结构 1.可编程输入输出单元（IOB） 2.可配置逻辑块（CLB） 3.嵌入式块RAM（BRAM） 4.丰富的布线资源 5.底层内嵌功能单元 6.内嵌专用硬核 FPGA简介 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑 PAL（Pr...
- 目录 简单介绍： 设计思路 Verilog HDL硬件语言描述： 语言检测 引脚分配 综合 实现 器件配置 时间不饶人，我快速记录一下这个过程吧。 简单介绍： 蜂鸣器是一种最简单的发声元器件，它的应用也非常广泛，大都是作为报警或发声提醒装置。 PWM即脉冲宽度调制，PWM的输出只有高电平1和低电平0。PWM不停的重复输出周期为T，其中高电平1时间... 目录 简单介绍： 设计思路 Verilog HDL硬件语言描述： 语言检测 引脚分配 综合 实现 器件配置 时间不饶人，我快速记录一下这个过程吧。 简单介绍： 蜂鸣器是一种最简单的发声元器件，它的应用也非常广泛，大都是作为报警或发声提醒装置。 PWM即脉冲宽度调制，PWM的输出只有高电平1和低电平0。PWM不停的重复输出周期为T，其中高电平1时间...
- 上篇博文：组合逻辑中的竞争与险象问题（四）说到了险象的分类，通过险象的分类，我们同时也明白了什么样的竞争会引起什么样的险象。 这篇博文来分析，险象对数字电路的影响以及如何消除险象？ 险象对数字电路的影响 如果组合逻辑是同步电路中的组合成分，那么其输入是直接由寄存器驱动的，而其输出也是直接输送给寄存器的。因此，无论该组合逻辑是否会产生险象，我们都需要在时序分析中确保延迟最... 上篇博文：组合逻辑中的竞争与险象问题（四）说到了险象的分类，通过险象的分类，我们同时也明白了什么样的竞争会引起什么样的险象。 这篇博文来分析，险象对数字电路的影响以及如何消除险象？ 险象对数字电路的影响 如果组合逻辑是同步电路中的组合成分，那么其输入是直接由寄存器驱动的，而其输出也是直接输送给寄存器的。因此，无论该组合逻辑是否会产生险象，我们都需要在时序分析中确保延迟最...
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香橙派AIpro的远程推理框架与实验案例2025/07/04 周五 19:00-20:00
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