- 早期的FPGA结构介绍： FPGA（field-programmable gate array），即现场可编程门阵列。它与其他集成电路的不同之处在于它的可编程特性。 下面对早期FPGA构造的介绍来自于：探秘FPGA内部结构，全英文，写的非常好，值得一看。 如下图，从FPGA的封装上看，他就是一个硅片，在硅片上集成了各种可编程逻辑块构成的阵列，放大来看，可编程逻辑块是通过... 早期的FPGA结构介绍： FPGA（field-programmable gate array），即现场可编程门阵列。它与其他集成电路的不同之处在于它的可编程特性。 下面对早期FPGA构造的介绍来自于：探秘FPGA内部结构，全英文，写的非常好，值得一看。 如下图，从FPGA的封装上看，他就是一个硅片，在硅片上集成了各种可编程逻辑块构成的阵列，放大来看，可编程逻辑块是通过...
- FIR滤波器，它以固定的分数比率P/Q实现数据流的重采样，其中P和Q均为整数，最高可达64，可用于Systolic Multiply-Accumulate（SMAC）架构。 In Figure 3-34, the operation of an interpolation filter with interpolation rate P=5 is contrasted co... FIR滤波器，它以固定的分数比率P/Q实现数据流的重采样，其中P和Q均为整数，最高可达64，可用于Systolic Multiply-Accumulate（SMAC）架构。 In Figure 3-34, the operation of an interpolation filter with interpolation rate P=5 is contrasted co...
- 1. 最基本的CLBCLB是FPGA最最基本的单元，不能说是类似于质子和中子的概念，但也至少是原子和分子的概念了。如果是最根本的单元都无法能够很好的理解，那么其实很多FPGA的原理还是停留在一个写写代码，调调时序的小工程师的级别。我想，这应该不是我们所有年轻人的一个追求。 1.1 CLB的初探首先CLB的最基本资源分为两种，一种是实现组合逻辑资源功能的，... 1. 最基本的CLBCLB是FPGA最最基本的单元，不能说是类似于质子和中子的概念，但也至少是原子和分子的概念了。如果是最根本的单元都无法能够很好的理解，那么其实很多FPGA的原理还是停留在一个写写代码，调调时序的小工程师的级别。我想，这应该不是我们所有年轻人的一个追求。 1.1 CLB的初探首先CLB的最基本资源分为两种，一种是实现组合逻辑资源功能的，...
- 应用PlanAhead进行I/O规划 一、 建立I/O引脚规划项目 下面通过一个简单的实例介绍如何创建PlanAhead项目，进行I/O规划。1. 在PlanAhead的开始界面中单击【Create a New Project】，在弹出的窗口中单击【Next】按钮，出现图10-38所示的新项目窗口。在此窗口中输入项目名和路径。2. 单击【Next】，出现图10-39所示窗口，... 应用PlanAhead进行I/O规划 一、 建立I/O引脚规划项目 下面通过一个简单的实例介绍如何创建PlanAhead项目，进行I/O规划。1. 在PlanAhead的开始界面中单击【Create a New Project】，在弹出的窗口中单击【Next】按钮，出现图10-38所示的新项目窗口。在此窗口中输入项目名和路径。2. 单击【Next】，出现图10-39所示窗口，...
- 2. 最基本的BlockRAM 2.1 BlockRAM的初探 BlockRAM资源对FPGA来说也是非常重要的，我们的很多设计用到了BlockRAM以后，可以变得设计非常灵活，这样我们就可以设计出很多高效能的应用。了解BlockRAM的一些情况，对我们来说也是一个很重要的事情。 大家都知道，每个FPGA设计需要一定的内存资源。一般来说，相对于DDR来说... 2. 最基本的BlockRAM 2.1 BlockRAM的初探 BlockRAM资源对FPGA来说也是非常重要的，我们的很多设计用到了BlockRAM以后，可以变得设计非常灵活，这样我们就可以设计出很多高效能的应用。了解BlockRAM的一些情况，对我们来说也是一个很重要的事情。 大家都知道，每个FPGA设计需要一定的内存资源。一般来说，相对于DDR来说...
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- 应用PlanAhead 进行布局规划FloorPlanning 工具是PlanAhead 的一个组成部分，用它可以对FPGA 设计进行分析，首先找到设计中的时序问题或者拥塞的问题，然后再通过使用PloorPlanning 约束，以指导实现工具产生更优的结果。例如，使用LOC 约束可以将Pblock（Phisical Block Region）中的逻辑对象锁定在一个... 应用PlanAhead 进行布局规划FloorPlanning 工具是PlanAhead 的一个组成部分，用它可以对FPGA 设计进行分析，首先找到设计中的时序问题或者拥塞的问题，然后再通过使用PloorPlanning 约束，以指导实现工具产生更优的结果。例如，使用LOC 约束可以将Pblock（Phisical Block Region）中的逻辑对象锁定在一个...
- 2.4 BlockRAM的级联 7系列BlockRAM存储器可以把两个相邻RAM使用专用的布线资源级联到一起。这个对于工程师的重要性在于仅仅级联两块RAM的时候，可以考虑节省不少的资源。从上面说讲述中，可以看出来，很显然不可以直接级联两个以上的的RAM。 但是如果你是使用Spartan-6系列，那用户就不能考虑使用这个级联功能，因为他们并没有该功能。 如... 2.4 BlockRAM的级联 7系列BlockRAM存储器可以把两个相邻RAM使用专用的布线资源级联到一起。这个对于工程师的重要性在于仅仅级联两块RAM的时候，可以考虑节省不少的资源。从上面说讲述中，可以看出来，很显然不可以直接级联两个以上的的RAM。 但是如果你是使用Spartan-6系列，那用户就不能考虑使用这个级联功能，因为他们并没有该功能。 如...
- 1、怎么知道RTL Schematic中的instance与哪段代码对应呢？ 摘抄问题： ISE综合后可以看到RTL Schematic，但我们知道在RTL编码时，要经常问自己一个问题“我写的这段代码会综合成什么样的电路呢”。对于一个简单的设计，比如一个触发器，综合后的RTL电路可能只有一个instance，就是触发器，很直观。但对于一个比较大的设计，RTL Sc... 1、怎么知道RTL Schematic中的instance与哪段代码对应呢？ 摘抄问题： ISE综合后可以看到RTL Schematic，但我们知道在RTL编码时，要经常问自己一个问题“我写的这段代码会综合成什么样的电路呢”。对于一个简单的设计，比如一个触发器，综合后的RTL电路可能只有一个instance，就是触发器，很直观。但对于一个比较大的设计，RTL Sc...
- 先给出半带 FIR滤波器的一般频率响应： 幅度频率响应关于四分之一采样频率π/ 2弧度对称。采样率归一化为 2π radians/sec，通带与阻带频率的关系为： 通带与阻带波纹相等，这些特征反映在滤波器的冲激响应中。 事实上，对于抽头个数为奇数的半带滤波器，其接近一半的滤波器系数为零且交错在非零系数之间。如下图，是具有11个抽头的半带滤波器： ... 先给出半带 FIR滤波器的一般频率响应： 幅度频率响应关于四分之一采样频率π/ 2弧度对称。采样率归一化为 2π radians/sec，通带与阻带频率的关系为： 通带与阻带波纹相等，这些特征反映在滤波器的冲激响应中。 事实上，对于抽头个数为奇数的半带滤波器，其接近一半的滤波器系数为零且交错在非零系数之间。如下图，是具有11个抽头的半带滤波器： ...
- 目录 前言 介绍 设计输入 综合（SYnthesize） 综合流程 综合要点： 设计实现 翻译 映射 布局布线 生成配置文件 验证 器件配置 前言 这篇博文先总的说一下 Xilinx FPGA开发的基本流程（不包括实例介绍），实例介绍在另有博文介绍。 Xilinx FPGA的开发在ISE（Integrated Software Environ... 目录 前言 介绍 设计输入 综合（SYnthesize） 综合流程 综合要点： 设计实现 翻译 映射 布局布线 生成配置文件 验证 器件配置 前言 这篇博文先总的说一下 Xilinx FPGA开发的基本流程（不包括实例介绍），实例介绍在另有博文介绍。 Xilinx FPGA的开发在ISE（Integrated Software Environ...
- 为什么介绍这种排序算法：最近在独立编写霍夫曼编码的verilog HDL设计程序，其中用到了排序模块，对一组数据进行排序，苦寻几天，最终找到了这个全新的适合硬件实现的排序算法，分享与此，以空间换时间的并行排序算法。十分感谢论文作者，看到这样的方法，我太激动了。 并行全比较排序算法介绍： 排序是一种重要的数据运算,传统的排序方法主要靠软件串行方式实现,包括冒泡法、选择法、计数法... 为什么介绍这种排序算法：最近在独立编写霍夫曼编码的verilog HDL设计程序，其中用到了排序模块，对一组数据进行排序，苦寻几天，最终找到了这个全新的适合硬件实现的排序算法，分享与此，以空间换时间的并行排序算法。十分感谢论文作者，看到这样的方法，我太激动了。 并行全比较排序算法介绍： 排序是一种重要的数据运算,传统的排序方法主要靠软件串行方式实现,包括冒泡法、选择法、计数法...
- 目录 案例引入： 时序约束场景 亚稳态的产生 声明：本博文整理互联网上相关资料并加入个人的理解而成，参考文献见最后。 案例引入： 何为建立时间和保持时间？ 对于一个D触发器而言， 时钟上升沿触发，我们都知道在上升沿到来时刻，输出Q值等于输入D值，这是理想的情况下我们的通常认识，见博文：通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器），但实际情... 目录 案例引入： 时序约束场景 亚稳态的产生 声明：本博文整理互联网上相关资料并加入个人的理解而成，参考文献见最后。 案例引入： 何为建立时间和保持时间？ 对于一个D触发器而言， 时钟上升沿触发，我们都知道在上升沿到来时刻，输出Q值等于输入D值，这是理想的情况下我们的通常认识，见博文：通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器），但实际情...
- 下面将展示FIR滤波器核可用的滤波器架构 1 乘累加（MAC）结构（Multiply-Accumulate） 用单个乘累加器引擎实现的基于 MAC 的 FIR滤波器的简化视图： 将单个 MAC 实现扩展到多个 MAC，可以实现更高性能的滤波器，例如支持更多滤波器系数、更高采样速率以及更多通道等。 实现MAC 结构的FIR滤波器主要需要使用 加法器、乘法器以及存储资... 下面将展示FIR滤波器核可用的滤波器架构 1 乘累加（MAC）结构（Multiply-Accumulate） 用单个乘累加器引擎实现的基于 MAC 的 FIR滤波器的简化视图： 将单个 MAC 实现扩展到多个 MAC，可以实现更高性能的滤波器，例如支持更多滤波器系数、更高采样速率以及更多通道等。 实现MAC 结构的FIR滤波器主要需要使用 加法器、乘法器以及存储资...
- 背景 前面我们已经知道7 series FPGA的总体架构，其中包括CLBs，本篇博文根据赛灵思官方文档，专门介绍一下CLBs。 7 Series FPGAs Configurable Logic Block，简称CLB，也就是可编程逻辑块； 用户手册上说： Usually, logic synthesis assigns the CLB resources w... 背景 前面我们已经知道7 series FPGA的总体架构，其中包括CLBs，本篇博文根据赛灵思官方文档，专门介绍一下CLBs。 7 Series FPGAs Configurable Logic Block，简称CLB，也就是可编程逻辑块； 用户手册上说： Usually, logic synthesis assigns the CLB resources w...
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