- 数码管的动态显示是对每个数码管采用分时复用的方式轮流点亮每个数码管，在同一时间只会点亮一个数码管。 分时复用的扫描显示利用了人眼的视觉暂留特性，如果公共端的控制信号刷新速度足够快，人眼就不会区分出LED的闪烁，认为4个数码管是同时点亮。 如下图： D1、D2、D3、D4就是公共控制端口，也就是片选端，控制哪一个数码管被选中。 而abcdefg是段选，用来控制数码管... 数码管的动态显示是对每个数码管采用分时复用的方式轮流点亮每个数码管，在同一时间只会点亮一个数码管。 分时复用的扫描显示利用了人眼的视觉暂留特性，如果公共端的控制信号刷新速度足够快，人眼就不会区分出LED的闪烁，认为4个数码管是同时点亮。 如下图： D1、D2、D3、D4就是公共控制端口，也就是片选端，控制哪一个数码管被选中。 而abcdefg是段选，用来控制数码管...
- 今天疑问xci文件，想来应该是IP文件，但还是存在怀疑，于是看到了这篇文章，转载过来：https://blog.csdn.net/Buyi_Shizi/article/details/51658407 在Xilinx ISE中不同的操作都有不同的文件类型对应，例如综合、布局、布线、生成比特流等都会产生特定格式的文件，在vivado中也是一样，只不过在vivado中，文件的格... 今天疑问xci文件，想来应该是IP文件，但还是存在怀疑，于是看到了这篇文章，转载过来：https://blog.csdn.net/Buyi_Shizi/article/details/51658407 在Xilinx ISE中不同的操作都有不同的文件类型对应，例如综合、布局、布线、生成比特流等都会产生特定格式的文件，在vivado中也是一样，只不过在vivado中，文件的格...
- 目录 背景介绍？ 什么是亚稳态？ 分析亚稳态的来源及如何解决？ 参考文献？ 背景介绍？ 产生电路误操作的原因主要有：竞争与冒险（产生毛刺、非预期的值），建立时间和保持时间违规（亚稳态等）等。 关于竞争和险象（冒险）的博文已经写了很多： 组合逻辑中的竞争与险象问题（一） 组合逻辑中的竞争与险象问题（二） 组合逻辑中的竞争与险象问题（三） 组合逻辑中的竞争... 目录 背景介绍？ 什么是亚稳态？ 分析亚稳态的来源及如何解决？ 参考文献？ 背景介绍？ 产生电路误操作的原因主要有：竞争与冒险（产生毛刺、非预期的值），建立时间和保持时间违规（亚稳态等）等。 关于竞争和险象（冒险）的博文已经写了很多： 组合逻辑中的竞争与险象问题（一） 组合逻辑中的竞争与险象问题（二） 组合逻辑中的竞争与险象问题（三） 组合逻辑中的竞争...
- 参考一： 三态指其输出既可以是一般二值逻辑电路，即正常的高电平（逻辑1）或低电平（逻辑0），又可以保持特有的高阻态。 高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，类似于引脚悬空，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。 处于高阻抗状态... 参考一： 三态指其输出既可以是一般二值逻辑电路，即正常的高电平（逻辑1）或低电平（逻辑0），又可以保持特有的高阻态。 高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，类似于引脚悬空，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。 处于高阻抗状态...
- 在FPGA的HR BANK上供电3.3V，先就其差分端口而言，LVDS电平以及LVDS25电平能否约束到这个BANK上呢？ 解决这个问题前，先了解下 1、什么是HR Bank以及HP bank： Xilinx的7系列FPGA有两种IO Bank：HP（High Performace）和HR（High Range）。HP（high-performance）I/O bank... 在FPGA的HR BANK上供电3.3V，先就其差分端口而言，LVDS电平以及LVDS25电平能否约束到这个BANK上呢？ 解决这个问题前，先了解下 1、什么是HR Bank以及HP bank： Xilinx的7系列FPGA有两种IO Bank：HP（High Performace）和HR（High Range）。HP（high-performance）I/O bank...
- 在自己总结FPGA配置模式之前，看到一篇关于Altera的FPGA芯片的配置方式的文章，写的不错，拿来学习下。 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。 如何实现快速的时序收敛、降低功耗... 在自己总结FPGA配置模式之前，看到一篇关于Altera的FPGA芯片的配置方式的文章，写的不错，拿来学习下。 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。 如何实现快速的时序收敛、降低功耗...
- 实验的功能很简单，就是让4个数码管每隔1s递增显示，使用动态扫描的方式来实现。 从这个功能的描述可以看出，我们首先要写一个计数器模块，来让计数值每隔1s增加1，暂时实现的是16进制的东西，从0到f，之后10到1f等等。 我们的实验平台的系统时钟是25MHz，不是25MHz的实验平台，可以通过PLL来分频或倍频得到25MHz的时钟。 其次，写一个模块来控制... 实验的功能很简单，就是让4个数码管每隔1s递增显示，使用动态扫描的方式来实现。 从这个功能的描述可以看出，我们首先要写一个计数器模块，来让计数值每隔1s增加1，暂时实现的是16进制的东西，从0到f，之后10到1f等等。 我们的实验平台的系统时钟是25MHz，不是25MHz的实验平台，可以通过PLL来分频或倍频得到25MHz的时钟。 其次，写一个模块来控制...
- 原文地址：http://www.elecfans.com/emb/fpga/20140124334884_2.html IPROG指令的作用是对FPGA芯片进行复位操作，该复位操作对FPGA内部的应用程序进行复位，复位过程中除专用配置管脚和JTAG管脚，其他输入/输出管脚均为高阻态。完成复位操作后，将默认的加载地址用热启动地址寄存器（Warm Boot Start Addr... 原文地址：http://www.elecfans.com/emb/fpga/20140124334884_2.html IPROG指令的作用是对FPGA芯片进行复位操作，该复位操作对FPGA内部的应用程序进行复位，复位过程中除专用配置管脚和JTAG管脚，其他输入/输出管脚均为高阻态。完成复位操作后，将默认的加载地址用热启动地址寄存器（Warm Boot Start Addr...
- 目录 门控时钟定义？ 到底要不要使用门控时钟？ 门控时钟降低功耗的原理？ 门控时钟设计原理？ 参考文献： 门控时钟定义？ 门控时钟，指的是由组合逻辑产生的时钟，其中，组合逻辑的输入可以全部是数据信号，也可以包含原始时钟信号。由于组合逻辑中的基本单元是与或非等门电路，而与门和非门又具有“开关性”，故该类时钟又称为门控时钟。 通常情况下，不建议使... 目录 门控时钟定义？ 到底要不要使用门控时钟？ 门控时钟降低功耗的原理？ 门控时钟设计原理？ 参考文献： 门控时钟定义？ 门控时钟，指的是由组合逻辑产生的时钟，其中，组合逻辑的输入可以全部是数据信号，也可以包含原始时钟信号。由于组合逻辑中的基本单元是与或非等门电路，而与门和非门又具有“开关性”，故该类时钟又称为门控时钟。 通常情况下，不建议使...
- Vivado会分析所有XDC约束时钟间的时序路径。通过set_clock_groups约束不同的时钟组(clock group)，Vivado在时序分析时，当source clock和destination clock属于同一个时钟组时，才会分析此时序路径；而source clock和destination clock属于不同时钟组时，则会略过此时序路径的分析。下面讲解一下s... Vivado会分析所有XDC约束时钟间的时序路径。通过set_clock_groups约束不同的时钟组(clock group)，Vivado在时序分析时，当source clock和destination clock属于同一个时钟组时，才会分析此时序路径；而source clock和destination clock属于不同时钟组时，则会略过此时序路径的分析。下面讲解一下s...
- 目录 方法一 方法二 波特率参数化产生方法 上篇博文介绍了：RS232接口是如何工作的？ 讲到了该接口的传输速率，也就是波特率可以为： 1200 bauds.9600 bauds.38400 bauds.115200 bauds (usually the fastest you can go). 在这里，我们希望以最大速度使用串行链路，即115200波特（较慢的... 目录 方法一 方法二 波特率参数化产生方法 上篇博文介绍了：RS232接口是如何工作的？ 讲到了该接口的传输速率，也就是波特率可以为： 1200 bauds.9600 bauds.38400 bauds.115200 bauds (usually the fastest you can go). 在这里，我们希望以最大速度使用串行链路，即115200波特（较慢的...
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- 根据代码综合出来的RTL电路图可以当成原理框图来看： 程序模块分为顶层Uart_top、发送模块uart_tx、接收模块uart_rx以及时钟产生模块clk_div。uart_rx将收到的包解析出8位数据，再传送给uart_tx发出，形成回环。参考时钟为100Mhz，波特率为9600bps。例子使用最简单的串口设置，没有校验位。 各模块程序如下： 顶层： `tim... 根据代码综合出来的RTL电路图可以当成原理框图来看： 程序模块分为顶层Uart_top、发送模块uart_tx、接收模块uart_rx以及时钟产生模块clk_div。uart_rx将收到的包解析出8位数据，再传送给uart_tx发出，形成回环。参考时钟为100Mhz，波特率为9600bps。例子使用最简单的串口设置，没有校验位。 各模块程序如下： 顶层： `tim...
- 尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。 本文引用地址: http://www.21ic.com/embed/hardware/processor/201808/69530.html 复位结束配置开始 有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复... 尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。 本文引用地址: http://www.21ic.com/embed/hardware/processor/201808/69530.html 复位结束配置开始 有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复...
- 时钟偏斜的概念有很多人知道，也有很多人写成了博客，但是时钟偏斜的影响却很少有人提及，有幸偶看《高性能FPGA系统——时序设计与分析》，上面对时钟偏斜的分析可谓之全面了，记录下来备忘！ 时钟偏斜的概念？ 时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。如下图示意： 也就是说由于时钟网络布线存在传输延迟，因此时钟偏斜是同一个时钟网络上的同一个时... 时钟偏斜的概念有很多人知道，也有很多人写成了博客，但是时钟偏斜的影响却很少有人提及，有幸偶看《高性能FPGA系统——时序设计与分析》，上面对时钟偏斜的分析可谓之全面了，记录下来备忘！ 时钟偏斜的概念？ 时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。如下图示意： 也就是说由于时钟网络布线存在传输延迟，因此时钟偏斜是同一个时钟网络上的同一个时...
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