- xilinx 时钟资源分为两种：全局时钟和第二全局时钟。 一、全局时钟资源 Xilinx 全局时钟采用全铜工艺实现，并设计了专用时钟缓冲与驱动结构，可以到达芯片内部任何一个逻辑单元，包括CLB、I/O引脚、内嵌RAM、硬核乘法器等，而且时延和抖动都很小。对FPGA设计而言，全局时钟是最简单最可预测的时钟，最好的时钟方案是：由专用的全局时钟输入引脚驱动单个... xilinx 时钟资源分为两种：全局时钟和第二全局时钟。 一、全局时钟资源 Xilinx 全局时钟采用全铜工艺实现，并设计了专用时钟缓冲与驱动结构，可以到达芯片内部任何一个逻辑单元，包括CLB、I/O引脚、内嵌RAM、硬核乘法器等，而且时延和抖动都很小。对FPGA设计而言，全局时钟是最简单最可预测的时钟，最好的时钟方案是：由专用的全局时钟输入引脚驱动单个...
- 今天看《从算法设计到硬件逻辑的实现》这本电子书时，遇到了一个问题，就是有限状态机的编写中，状态编码是采用格雷码还是独热码呢？究竟采用哪一种编码呢？ 采用独热码为什么节省许多组合电路？ 等等问题，就这些问题我收集了一些说法，觉得很有意思，在这里我们一起讨论下。 还是先简介下有限状态机： 有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1和0的... 今天看《从算法设计到硬件逻辑的实现》这本电子书时，遇到了一个问题，就是有限状态机的编写中，状态编码是采用格雷码还是独热码呢？究竟采用哪一种编码呢？ 采用独热码为什么节省许多组合电路？ 等等问题，就这些问题我收集了一些说法，觉得很有意思，在这里我们一起讨论下。 还是先简介下有限状态机： 有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1和0的...
- 目录 背景 IOBUF IOBUFDS OBUF OBUFDS OBUFT OBUFTDS 背景 首先给出这个专题的第一个地址：【FPGA】Buffer专题介绍（一） 第二篇的地址：【FPGA】Buffer专题介绍（二） 好了，正式进入主题： IOBUF 原语：双向缓冲（Primitive: Bi-Directional Bu... 目录 背景 IOBUF IOBUFDS OBUF OBUFDS OBUFT OBUFTDS 背景 首先给出这个专题的第一个地址：【FPGA】Buffer专题介绍（一） 第二篇的地址：【FPGA】Buffer专题介绍（二） 好了，正式进入主题： IOBUF 原语：双向缓冲（Primitive: Bi-Directional Bu...
- 用户必须要认识到，学习一下技巧可以让更多的逻辑放在更少的Slice中，使工具能够达到既实现设计时序要求又满足用户对功耗的要求。而现在很多用户缺乏代码编写的想法，编写出一个有时序问题的设计。为了满足要求，就会不停修改，再综合再布局布线来满足自己的时序目标。其实，他们需要的是重新评估他们的HDL代码技术以及他们的控制信号。 例如，如何使用这些D触发器呢？首先说明几... 用户必须要认识到，学习一下技巧可以让更多的逻辑放在更少的Slice中，使工具能够达到既实现设计时序要求又满足用户对功耗的要求。而现在很多用户缺乏代码编写的想法，编写出一个有时序问题的设计。为了满足要求，就会不停修改，再综合再布局布线来满足自己的时序目标。其实，他们需要的是重新评估他们的HDL代码技术以及他们的控制信号。 例如，如何使用这些D触发器呢？首先说明几...
- 当我们使用HDL代码描述硬件功能的时候，主要有三种基本描述方式，即结构化描述方式、数据流描述方式和行为级描述方式。通过本次总结，我们将明白到底我们描述的电路是什么方式描述的。 结构化描述方式 结构化描述方式是最原始的描述方式，是抽象级别最低的描述方式，但同时也是最接近于实际的硬件结构的描述方式。结构化的描述方式，思路就像在面包板上搭建数字电路一样，唯一的不同点就是我们通... 当我们使用HDL代码描述硬件功能的时候，主要有三种基本描述方式，即结构化描述方式、数据流描述方式和行为级描述方式。通过本次总结，我们将明白到底我们描述的电路是什么方式描述的。 结构化描述方式 结构化描述方式是最原始的描述方式，是抽象级别最低的描述方式，但同时也是最接近于实际的硬件结构的描述方式。结构化的描述方式，思路就像在面包板上搭建数字电路一样，唯一的不同点就是我们通...
- CORE Generator里有很多的IP核，适合用于各方面的设计。一般来说，它包括了：基本模块，通信与网络模块，数字信号处理模块，数字功能设计模块，存储器模块，微处理器，控制器与外设，标准与协议设计模块，语音处理模块，标准总线模块，视频与图像处理模块等。 在Xilinx的IP核里有xilinx core generator 里面的memory interface gener... CORE Generator里有很多的IP核，适合用于各方面的设计。一般来说，它包括了：基本模块，通信与网络模块，数字信号处理模块，数字功能设计模块，存储器模块，微处理器，控制器与外设，标准与协议设计模块，语音处理模块，标准总线模块，视频与图像处理模块等。 在Xilinx的IP核里有xilinx core generator 里面的memory interface gener...
- 赛灵思官方文档中在讲乘累加器（MAC）（也就是在这篇博文中的乘累加器：【 FPGA 】FIR 滤波器的架构）时，有一段话是对系数填充的简单叙述，当时我没有写进那篇博文中去，我觉得放到那里会让我的博文变得难以理解。 这篇博文我仍然不想放进去，因为我不是太明白，还是塞进这一块，供大家参考吧： 实现滤波器所需的乘法器数量是通过滤波计算过程所需的乘法次... 赛灵思官方文档中在讲乘累加器（MAC）（也就是在这篇博文中的乘累加器：【 FPGA 】FIR 滤波器的架构）时，有一段话是对系数填充的简单叙述，当时我没有写进那篇博文中去，我觉得放到那里会让我的博文变得难以理解。 这篇博文我仍然不想放进去，因为我不是太明白，还是塞进这一块，供大家参考吧： 实现滤波器所需的乘法器数量是通过滤波计算过程所需的乘法次...
- FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。对于时序如何用FPGA来分析与设计，本文将详细介绍。 基本的电子系统如图 1所示，一般自己的设计都需要时序分析，如图 1所示的Design，上部分为时序组... FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。对于时序如何用FPGA来分析与设计，本文将详细介绍。 基本的电子系统如图 1所示，一般自己的设计都需要时序分析，如图 1所示的Design，上部分为时序组...
- 一、赛灵思7系列FPGA相关 1.1 Xilinx_7Series_FPGA高速收发器使用学习—概述与参考时钟篇 1.2 Xilinx-7Series-FPGA高速收发器使用学习—TX发送端介绍 1.3 賽灵思GTH/GTX内核使用--1 ... 一、赛灵思7系列FPGA相关 1.1 Xilinx_7Series_FPGA高速收发器使用学习—概述与参考时钟篇 1.2 Xilinx-7Series-FPGA高速收发器使用学习—TX发送端介绍 1.3 賽灵思GTH/GTX内核使用--1 ...
- 这部分描述滤波器以及如何在FIR滤波器的IP核设计中优化它们的使用。 滤波器的对称性（Filter Symmetry） 很多滤波器的单位脉冲响应拥有明显的对称性，通常可以利用这种对称性来最小化算术要求并产生区域有效的滤波器实现。 图3-13显示了9抽头对称FIR滤波器的脉冲响应。 奇数个系数的情况 如何实现这个滤波器呢？ Instead of implemen... 这部分描述滤波器以及如何在FIR滤波器的IP核设计中优化它们的使用。 滤波器的对称性（Filter Symmetry） 很多滤波器的单位脉冲响应拥有明显的对称性，通常可以利用这种对称性来最小化算术要求并产生区域有效的滤波器实现。 图3-13显示了9抽头对称FIR滤波器的脉冲响应。 奇数个系数的情况 如何实现这个滤波器呢？ Instead of implemen...
- 之前仔细的记录过一次PWM蜂鸣器的实验，见博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制，这里就不再仔细的写下全过程了，因为都是一样的过程，只记录一下做这个小实验的思路即可。 3-8译码器实验 SW3 SW6，SW5，SW4 复位 点亮LED X X,X,X 0 全灭 OFF X,X,X 1 全灭 ON OFF,OFF,OFF 1... 之前仔细的记录过一次PWM蜂鸣器的实验，见博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制，这里就不再仔细的写下全过程了，因为都是一样的过程，只记录一下做这个小实验的思路即可。 3-8译码器实验 SW3 SW6，SW5，SW4 复位 点亮LED X X,X,X 0 全灭 OFF X,X,X 1 全灭 ON OFF,OFF,OFF 1...
- 滤波器原理：滤波器就是对特定的频率或者特定频率以外的频率进行消除的电路，被广泛用于通信系统和信号处理系统中。从功能角度，数字滤波器对输入离散信号的数字代码进行运算处理，以达到滤除频带外信号的目的。 有限冲激响应（FIR）滤波器就是一种常用的数字滤波器，采用对已输入样值的加权和来形成它的输出。其系统函数为： 其中表示延时一个时钟周期，表示延时两个周期。 传统的单速率 F... 滤波器原理：滤波器就是对特定的频率或者特定频率以外的频率进行消除的电路，被广泛用于通信系统和信号处理系统中。从功能角度，数字滤波器对输入离散信号的数字代码进行运算处理，以达到滤除频带外信号的目的。 有限冲激响应（FIR）滤波器就是一种常用的数字滤波器，采用对已输入样值的加权和来形成它的输出。其系统函数为： 其中表示延时一个时钟周期，表示延时两个周期。 传统的单速率 F...
- 目录 背景 BUFG BUFGCE BUFGCE_1 BUFGMUX and BUFGMUX_1 BUFGP BUFH BUFIO2 BUFIO2FB 背景 在数据手册 Spartan-6 Libraries Guide for HDL Designs中看到了有关buffer的一些介绍，这里就根据掌握简记之。 从手册的开头声... 目录 背景 BUFG BUFGCE BUFGCE_1 BUFGMUX and BUFGMUX_1 BUFGP BUFH BUFIO2 BUFIO2FB 背景 在数据手册 Spartan-6 Libraries Guide for HDL Designs中看到了有关buffer的一些介绍，这里就根据掌握简记之。 从手册的开头声...
- FPGA进入到一个工艺越来越牛的境界，很多人在学习FPGA的时候还在墨守陈规的从Spartan3学起，还是在ISE开始着手，总是觉得工艺是类似的，方法也是类似的。在和很多工程师一起讨论的时候，就明确的告诉了他们，现在工艺的变化，FPGA已经进入到了一个很不一般的境界。正是这个境界的变化，让FPGA这个不太大众的芯片终于开始逐步的替代了ASIC和ASSP。... FPGA进入到一个工艺越来越牛的境界，很多人在学习FPGA的时候还在墨守陈规的从Spartan3学起，还是在ISE开始着手，总是觉得工艺是类似的，方法也是类似的。在和很多工程师一起讨论的时候，就明确的告诉了他们，现在工艺的变化，FPGA已经进入到了一个很不一般的境界。正是这个境界的变化，让FPGA这个不太大众的芯片终于开始逐步的替代了ASIC和ASSP。...
- 目录 背景 CLB布局（CLB Arrangement） ASMBL Architecture CLB Slices CLB/Slice Configurations Slice Description Look-Up Table (LUT) Storage Elements Control Signals 背景 本博文是上篇博文的续集：Xilinx®... 目录 背景 CLB布局（CLB Arrangement） ASMBL Architecture CLB Slices CLB/Slice Configurations Slice Description Look-Up Table (LUT) Storage Elements Control Signals 背景 本博文是上篇博文的续集：Xilinx®...
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