- 1、数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。 2、什么是竞争和冒险？如何消除？ 之前写过类似... 1、数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。 2、什么是竞争和冒险？如何消除？ 之前写过类似...
- 1、时钟域概念： 假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，如图1所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。 2、同步时钟域与异步时钟域概念： 同步时钟域是指时钟频率和相位具有一定关系的时钟域，并非一定只有频率和相... 1、时钟域概念： 假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，如图1所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。 2、同步时钟域与异步时钟域概念： 同步时钟域是指时钟频率和相位具有一定关系的时钟域，并非一定只有频率和相...
- 这里不对二者进行全面的举例分析，因为水平有限，只是对这两者之间的区别有些疑惑，是不是for能用的地方，generate for也能用呢？又如何用呢？ 关于generate for的总结见博文：Verilog 中如何无误使用 generate for？ 还是举这个例子： https://hdlbits.01xz.net/wiki/Vectorr Given an 8-b... 这里不对二者进行全面的举例分析，因为水平有限，只是对这两者之间的区别有些疑惑，是不是for能用的地方，generate for也能用呢？又如何用呢？ 关于generate for的总结见博文：Verilog 中如何无误使用 generate for？ 还是举这个例子： https://hdlbits.01xz.net/wiki/Vectorr Given an 8-b...
- 从秋招的经验来看，Verilog设计类的题目，如：奇偶分频，状态机，序列检测，波形产生，跨时钟域处理，门控时钟，同步FIFO，格雷码与二进制码转换，异步复位同步释放，时钟切换，异步FIFO等，其中最为复杂的恐怕属于时钟切换了吧。 无毛刺的时钟切换英文名叫：Glitch-free clock switching circuit，不要把 Clock Domain Convers... 从秋招的经验来看，Verilog设计类的题目，如：奇偶分频，状态机，序列检测，波形产生，跨时钟域处理，门控时钟，同步FIFO，格雷码与二进制码转换，异步复位同步释放，时钟切换，异步FIFO等，其中最为复杂的恐怕属于时钟切换了吧。 无毛刺的时钟切换英文名叫：Glitch-free clock switching circuit，不要把 Clock Domain Convers...
- 转发一篇博文，挺喜欢它的那个层次图，很清晰的反映了数字集成电路的层次关系：https://blog.csdn.net/bsbhenry/article/details/82556215 数字电路的设计，是按照层次化的方式进行的。在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑盒子或模型来替代。典型的抽象层次：器件、电路、门、功能模块、系统。 这点类似于... 转发一篇博文，挺喜欢它的那个层次图，很清晰的反映了数字集成电路的层次关系：https://blog.csdn.net/bsbhenry/article/details/82556215 数字电路的设计，是按照层次化的方式进行的。在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑盒子或模型来替代。典型的抽象层次：器件、电路、门、功能模块、系统。 这点类似于...
- 上篇博文：组合逻辑中的竞争与险象问题（三）讲解了险象的定义，即竞争引起的非预期输出，同时给出了分析，对什么样的竞争会引起险象。 这篇博文继续讲解险象问题，重要突出险象的分类。 上篇博文最后提出了化简后具有多个半开关的电路，可能会导致险象的阻塞，缩小，传递或方法作用。这篇博文接着这个问题讨论： （1）一般说来，如果若干个与半开关被一个或半开关级联，或者若干个或半开关被一个... 上篇博文：组合逻辑中的竞争与险象问题（三）讲解了险象的定义，即竞争引起的非预期输出，同时给出了分析，对什么样的竞争会引起险象。 这篇博文继续讲解险象问题，重要突出险象的分类。 上篇博文最后提出了化简后具有多个半开关的电路，可能会导致险象的阻塞，缩小，传递或方法作用。这篇博文接着这个问题讨论： （1）一般说来，如果若干个与半开关被一个或半开关级联，或者若干个或半开关被一个...
- 什么是模拟信号?什么叫数字信号? 什么是叫模拟信号? 信号在时间和数值上都是连续变化的信号称为模拟信号.模拟信号是指用连续变化的物理量表示的信息，其信号的幅度，或频率，或相位随时间作连续变化，如目前广播的声音信号，或图像信号等。 什么叫数字信号? 数字信号指幅度的取值是离散的，幅值表示被限制在有限个数值之内。二进制码就是一种数字信号。二进制码受噪声的影响小，易于有数... 什么是模拟信号?什么叫数字信号? 什么是叫模拟信号? 信号在时间和数值上都是连续变化的信号称为模拟信号.模拟信号是指用连续变化的物理量表示的信息，其信号的幅度，或频率，或相位随时间作连续变化，如目前广播的声音信号，或图像信号等。 什么叫数字信号? 数字信号指幅度的取值是离散的，幅值表示被限制在有限个数值之内。二进制码就是一种数字信号。二进制码受噪声的影响小，易于有数...
- 目录 CMOS介绍 CMOS非门 CMOS与非门 CMOS或非门 CMOS或门 CMOS与门 CMOS与或式 CMOS或与非 CMOS介绍 MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管； MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。 如何识别MOS管的三个极，例如G（栅极），D（漏极），S（... 目录 CMOS介绍 CMOS非门 CMOS与非门 CMOS或非门 CMOS或门 CMOS与门 CMOS与或式 CMOS或与非 CMOS介绍 MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管； MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。 如何识别MOS管的三个极，例如G（栅极），D（漏极），S（...
- 天线是电磁（EM）波传输和接收的关键部分。 由于时变信号（例如，正弦波形）产生的时变电场，天线辐射EM波。 天线具有各种形状和尺寸，但基本上是用于辐射和接收无线电波的金属结构。 在高频率下，即使短线也可以充当天线。 天线可以分为两种主要的类别：(1) directional antennas（定向天线）和 (2) omnidirectional antennas（全向天线）... 天线是电磁（EM）波传输和接收的关键部分。 由于时变信号（例如，正弦波形）产生的时变电场，天线辐射EM波。 天线具有各种形状和尺寸，但基本上是用于辐射和接收无线电波的金属结构。 在高频率下，即使短线也可以充当天线。 天线可以分为两种主要的类别：(1) directional antennas（定向天线）和 (2) omnidirectional antennas（全向天线）...
- 文章目录 前言电路设计1原题复现题目解析我的设计 电路设计2原题复现题目解析我的设计 电路设计3原题复现题目解析我的设计 电路设计4原题复现题目解析我的设计 前言 上篇博文讨论了组合逻辑的情况，最后留了几个题目，我也没做，感觉繁杂，有兴趣的可以挑战一下，地址为： 上篇博文链接 这篇博客，可以说是上篇博客的姊妹篇，简单的讨论下时序逻辑的类型，通过... 文章目录 前言电路设计1原题复现题目解析我的设计 电路设计2原题复现题目解析我的设计 电路设计3原题复现题目解析我的设计 电路设计4原题复现题目解析我的设计 前言 上篇博文讨论了组合逻辑的情况，最后留了几个题目，我也没做，感觉繁杂，有兴趣的可以挑战一下，地址为： 上篇博文链接 这篇博客，可以说是上篇博客的姊妹篇，简单的讨论下时序逻辑的类型，通过...
- 目录 5 bit LFSR 3 bit LFSR 32 bit LFSR 5 bit LFSR A linear feedback shift register is a shift register usually with a few XOR gates to produce the next state of the shift register. A Ga... 目录 5 bit LFSR 3 bit LFSR 32 bit LFSR 5 bit LFSR A linear feedback shift register is a shift register usually with a few XOR gates to produce the next state of the shift register. A Ga...
- 文章目录 前言ASIC原型验证流片 SOCSOPC小规模产品要求功能灵活可配置的产品更新换代快的产品科研领域 前言 备注：本篇博客内容摘自于《FPGA之道》 FPGA已经从最早的只应用于辅助功能以及胶合逻辑（连接各种功能块以及集成电路的逻辑电路）的简单器件，发展到现今众多产品的核心器件。并且随着功耗和成本的进一步降低，FPGA还将进入更多的应用领域。... 文章目录 前言ASIC原型验证流片 SOCSOPC小规模产品要求功能灵活可配置的产品更新换代快的产品科研领域 前言 备注：本篇博客内容摘自于《FPGA之道》 FPGA已经从最早的只应用于辅助功能以及胶合逻辑（连接各种功能块以及集成电路的逻辑电路）的简单器件，发展到现今众多产品的核心器件。并且随着功耗和成本的进一步降低，FPGA还将进入更多的应用领域。...
- 目录 前言 二进制码转换为格雷码的方法 格雷码转换为二进制码的过程 更多一点讨论之generate for 更多一点讨论之for 最后对格雷码的介绍 前言 以前的博客也有写这方面的内容，只是没有显式的命名，导致查找复习的时候并不能立即找到，这里单独成立一篇，记录与此，方便你我他。 这篇博客来自于FPGA之道，其中提到了格雷码； 和格雷码相... 目录 前言 二进制码转换为格雷码的方法 格雷码转换为二进制码的过程 更多一点讨论之generate for 更多一点讨论之for 最后对格雷码的介绍 前言 以前的博客也有写这方面的内容，只是没有显式的命名，导致查找复习的时候并不能立即找到，这里单独成立一篇，记录与此，方便你我他。 这篇博客来自于FPGA之道，其中提到了格雷码； 和格雷码相...
- 设计一个占空比50%的三分频电路。 针对这个分频器，博文的末尾会给出一个反面教材，这是我上次写的一个分频器，看起来很好，其实是不能综合的。针对其中的错误，我令立博文记录之：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？ 感谢学习道路上的前辈给予的指导：下面的分频器思路是： 画了个草图： 给出Verilog HD... 设计一个占空比50%的三分频电路。 针对这个分频器，博文的末尾会给出一个反面教材，这是我上次写的一个分频器，看起来很好，其实是不能综合的。针对其中的错误，我令立博文记录之：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？ 感谢学习道路上的前辈给予的指导：下面的分频器思路是： 画了个草图： 给出Verilog HD...
- 今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现： 任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。 个人认为，这个电路的... 今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现： 任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。 个人认为，这个电路的...
上滑加载中
推荐直播
热门标签