- 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“，见识到了很多关于建立时间和保持时间分析的题目，在为别人解答疑惑，以及别人为自己解答疑惑的同时，自己对于知识的理解更加深刻了。 对于建立时间而言，从单独的对触发器的建立时间和保持时间的分析到了对电路（系统）的建立时间到保持时间的分析，前者是核心，后者是扩展，后者建立在前者的基础之上进行推到得到，同时也... 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“，见识到了很多关于建立时间和保持时间分析的题目，在为别人解答疑惑，以及别人为自己解答疑惑的同时，自己对于知识的理解更加深刻了。 对于建立时间而言，从单独的对触发器的建立时间和保持时间的分析到了对电路（系统）的建立时间到保持时间的分析，前者是核心，后者是扩展，后者建立在前者的基础之上进行推到得到，同时也...
- 说明：使用外部中断捕获车轮上脉冲，用于计数从而测量车轮总里程，通过LED灯亮灭累积示意。 设备： 简易码盘 端口 连线方式已经在课堂上全部讲过了，请务必掌握设计思想，理解中断在实际机器人中的应用。 代码： #include<8052.h> #define LSA P1_5 #define LSB P1_6#defin... 说明：使用外部中断捕获车轮上脉冲，用于计数从而测量车轮总里程，通过LED灯亮灭累积示意。 设备： 简易码盘 端口 连线方式已经在课堂上全部讲过了，请务必掌握设计思想，理解中断在实际机器人中的应用。 代码： #include<8052.h> #define LSA P1_5 #define LSB P1_6#defin...
- 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语，英文名称primitive，是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元，所以它们往往跟目标FPGA芯片以及芯片... 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语，英文名称primitive，是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元，所以它们往往跟目标FPGA芯片以及芯片...
- 文章目录 前言状态机的实现方式基于LUT的实现方式浅析基于RAM的实现方式浅析可行性分析实现思路简介基于BRAM自行设计状态机的好处 显式状态机与隐式状态机概念简介显式状态机的描述示例隐式状态机的描述示例 前言 本文摘自《FPGA之道》，这是这本书中描述状态机的最后一部分，一起来看看作者对于状态机的实现方式的见解。 状态机的实现方式 编译器... 文章目录 前言状态机的实现方式基于LUT的实现方式浅析基于RAM的实现方式浅析可行性分析实现思路简介基于BRAM自行设计状态机的好处 显式状态机与隐式状态机概念简介显式状态机的描述示例隐式状态机的描述示例 前言 本文摘自《FPGA之道》，这是这本书中描述状态机的最后一部分，一起来看看作者对于状态机的实现方式的见解。 状态机的实现方式 编译器...
- 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源，也可以说很底层的资源了，二者为开阔FPGA的应用途径起到了很大的作用，BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源，对于需要稍大容量存储的数据可以使用BRAM来实现，而DSP是进行信号处理的重要单元，很多种数学运算都可以通过DSP核... 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源，也可以说很底层的资源了，二者为开阔FPGA的应用途径起到了很大的作用，BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源，对于需要稍大容量存储的数据可以使用BRAM来实现，而DSP是进行信号处理的重要单元，很多种数学运算都可以通过DSP核...
- 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常... 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常...
- 文章目录 前言Verilog初始化Verilog的操作符号Verilog赋值运算符连续赋值符号阻塞赋值符号非阻塞赋值符号映射赋值符号位置赋值 Verilog按位运算符~&|^~^ Verilog归约运算符&~&|~|^~^ Verilog算数运算符+-*/%** Verilog关系运算符Verilog逻辑运算符Verilog迭代连接运算符... 文章目录 前言Verilog初始化Verilog的操作符号Verilog赋值运算符连续赋值符号阻塞赋值符号非阻塞赋值符号映射赋值符号位置赋值 Verilog按位运算符~&|^~^ Verilog归约运算符&~&|~|^~^ Verilog算数运算符+-*/%** Verilog关系运算符Verilog逻辑运算符Verilog迭代连接运算符...
- 文章目录 Aurora IP核介绍整体介绍大小端Framing or Streaming User Interfaceframing 接口介绍framing 结构几个frame的例子streaming接口介绍Streaming接口发送数据实例streaming接口接受数据实例 写在最后同行邀请参考资料 Aurora IP核介绍 整体介绍 FP... 文章目录 Aurora IP核介绍整体介绍大小端Framing or Streaming User Interfaceframing 接口介绍framing 结构几个frame的例子streaming接口介绍Streaming接口发送数据实例streaming接口接受数据实例 写在最后同行邀请参考资料 Aurora IP核介绍 整体介绍 FP...
- 文章目录 前言提高设计的自测性增加测试管脚状态寄存器集虚拟示波器ChipScope&SignalTap自己编写VirtualScope 编写激励发生测试模块 前言 本文节选自《FPGA之道》。 提高设计的自测性 也许在FPGA设计的板级测试之前，我们已经做了充分的功能和时序仿真，但是仿真毕竟是仿真，它与实际情况之间还是或多或少的存在一定的... 文章目录 前言提高设计的自测性增加测试管脚状态寄存器集虚拟示波器ChipScope&SignalTap自己编写VirtualScope 编写激励发生测试模块 前言 本文节选自《FPGA之道》。 提高设计的自测性 也许在FPGA设计的板级测试之前，我们已经做了充分的功能和时序仿真，但是仿真毕竟是仿真，它与实际情况之间还是或多或少的存在一定的...
- 实验二 外部中断应用 设计要求： 自行设计实验线路并编制程序：要求在无外部中断时最右一位发光二极管点亮。请编程实现：当外部中断0请求中断时发光二极管左移；当外部中断1请求中断时发光二极管闪烁。 电路设计: 软件代码： /*********************************************************************... 实验二 外部中断应用 设计要求： 自行设计实验线路并编制程序：要求在无外部中断时最右一位发光二极管点亮。请编程实现：当外部中断0请求中断时发光二极管左移；当外部中断1请求中断时发光二极管闪烁。 电路设计: 软件代码： /*********************************************************************...
- 目录 背景 测试一 Verilog HDL语言描述 测试代码 仿真波形图 测试二 Verilog HDL语言描述 测试代码 仿真图 ISE综合 RTL Schematic 测试三 环形移位寄存器（右移） Verilog HDL描述 测试代码 仿真波形图 ISE综合 背景 之所以单独把这个简单的东西拿出来，就是因为这个东西我可能要用到，不... 目录 背景 测试一 Verilog HDL语言描述 测试代码 仿真波形图 测试二 Verilog HDL语言描述 测试代码 仿真图 ISE综合 RTL Schematic 测试三 环形移位寄存器（右移） Verilog HDL描述 测试代码 仿真波形图 ISE综合 背景 之所以单独把这个简单的东西拿出来，就是因为这个东西我可能要用到，不...
- 文章目录 前言多比特信号跨时钟域处理的场景与方案MUX同步器参考资料 前言 信号的跨时钟传输的方法很多，在上篇专栏中，就说了两种有关单比特脉冲信号的跨时钟域传输问题，FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题，建议大家看看，后面我还会扩展更多的方法。本篇承接上一篇文章，和单比特有点关系，但是是一种处理多比特信号的跨时钟域方... 文章目录 前言多比特信号跨时钟域处理的场景与方案MUX同步器参考资料 前言 信号的跨时钟传输的方法很多，在上篇专栏中，就说了两种有关单比特脉冲信号的跨时钟域传输问题，FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题，建议大家看看，后面我还会扩展更多的方法。本篇承接上一篇文章，和单比特有点关系，但是是一种处理多比特信号的跨时钟域方...
- 效果如下所示，AD转换结果用数码管显示： 上电位器：从大变小！（2.49-1.64-0.42-0.33）另一个不变（0.01附近） 下电位器：从小变大！（0.01-0.93-1.26-1.97-2.12）另一个不变（2.49） 源程序是keil，转为Linux_SDCC，如下： adtest.c #include <8052.h> unsigne... 效果如下所示，AD转换结果用数码管显示： 上电位器：从大变小！（2.49-1.64-0.42-0.33）另一个不变（0.01附近） 下电位器：从小变大！（0.01-0.93-1.26-1.97-2.12）另一个不变（2.49） 源程序是keil，转为Linux_SDCC，如下： adtest.c #include <8052.h> unsigne...
- 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计... 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计...
- 文章目录 前言FPGA设计的上板调试“实践是检验真理的唯一标准”如何解决问题如何找到问题“时间是检验真理的第二标准” 项目总结、备份与后期维护 前言 上板调试几乎是项目的尾声了，这一步是检验最终成果的时候，可是这一步却不像想象的那么容易，耗时耗力，莫名其妙的bug折磨着你，考验FPGA开发者的心智。再加上抱怨，可能会导致一个人的崩溃。哈哈，本人就曾被... 文章目录 前言FPGA设计的上板调试“实践是检验真理的唯一标准”如何解决问题如何找到问题“时间是检验真理的第二标准” 项目总结、备份与后期维护 前言 上板调试几乎是项目的尾声了，这一步是检验最终成果的时候，可是这一步却不像想象的那么容易，耗时耗力，莫名其妙的bug折磨着你，考验FPGA开发者的心智。再加上抱怨，可能会导致一个人的崩溃。哈哈，本人就曾被...
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