- 文章目录 前言仿真语法Graphic Waveform数字波形简介从实际到仿真实际系统检测软件仿真模拟 “Hello world”之Graphic Waveform待仿真设计 一些绘制波形的操作添加端口创建时钟信号钳制与释放信号电平翻转生成随机序列总线设置 一些观察波形的操作波形缩放总线观察添加时标边沿寻找 波形仿真结果分析及重要注意事项一、如果判断仿真结果对与... 文章目录 前言仿真语法Graphic Waveform数字波形简介从实际到仿真实际系统检测软件仿真模拟 “Hello world”之Graphic Waveform待仿真设计 一些绘制波形的操作添加端口创建时钟信号钳制与释放信号电平翻转生成随机序列总线设置 一些观察波形的操作波形缩放总线观察添加时标边沿寻找 波形仿真结果分析及重要注意事项一、如果判断仿真结果对与...
- 控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题； 下面针对这两种情况进行处理： 快时钟到慢时钟 有... 控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题； 下面针对这两种情况进行处理： 快时钟到慢时钟 有...
- 目录 亚稳态（Metastability） 单比特信号同步 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号同步 Handshake Mechanism 异步FIFO 参考链接 写在最后 这篇博文在于规范解释一些时序相关的概念，尽管之前也已经写过了很多类似的东西，但今天是站在校招结束的状态下做的一些总结，纯粹是想规范下自己的思路，但同时也会引用到之前相... 目录 亚稳态（Metastability） 单比特信号同步 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号同步 Handshake Mechanism 异步FIFO 参考链接 写在最后 这篇博文在于规范解释一些时序相关的概念，尽管之前也已经写过了很多类似的东西，但今天是站在校招结束的状态下做的一些总结，纯粹是想规范下自己的思路，但同时也会引用到之前相...
- 文章目录 前言内部时钟相关时序分析单时钟域时序分析多时钟域时序分析同源时钟的时序分析PLL、DCM的时序分析相关时钟的时序分析数据用作时钟的时序分析异步逻辑时序分析多时钟驱动同一时钟域的时序分析Latch相关的时序分析 前言 本文摘自于：《FPGA之道》。 内部时钟相关时序分析 时序分析的情形可以概括分为两大类：一类是和内部时钟相关的时序分析，它... 文章目录 前言内部时钟相关时序分析单时钟域时序分析多时钟域时序分析同源时钟的时序分析PLL、DCM的时序分析相关时钟的时序分析数据用作时钟的时序分析异步逻辑时序分析多时钟驱动同一时钟域的时序分析Latch相关的时序分析 前言 本文摘自于：《FPGA之道》。 内部时钟相关时序分析 时序分析的情形可以概括分为两大类：一类是和内部时钟相关的时序分析，它...
- 文章目录 前言Verilog的并行语句Verilog连续赋值语句普通连续赋值语句条件连续赋值语句 Verilog程序块语句沿事件纯组合always纯时序always具有同步复位的always具有异步复位的always具有混合复位的always Verilog实例化语句单独实例化数组实例化实例参数重载端口赋值形式 Verilog生成语句循环生成条件生成genera... 文章目录 前言Verilog的并行语句Verilog连续赋值语句普通连续赋值语句条件连续赋值语句 Verilog程序块语句沿事件纯组合always纯时序always具有同步复位的always具有异步复位的always具有混合复位的always Verilog实例化语句单独实例化数组实例化实例参数重载端口赋值形式 Verilog生成语句循环生成条件生成genera...
- 文章目录 写在前面正文无源元件有源元件机电元件结论 交个朋友 写在前面 半导体的基础知识，从掺杂半导体到二极管到晶体管，再到这篇实际组件，这个小系列只是供从宏观上回顾基础的半导体知识。 本节原文：Passive, Active, and Electromechanical Components 上篇博客：半导体基础知识（3）：双极结和场效应晶体管... 文章目录 写在前面正文无源元件有源元件机电元件结论 交个朋友 写在前面 半导体的基础知识，从掺杂半导体到二极管到晶体管，再到这篇实际组件，这个小系列只是供从宏观上回顾基础的半导体知识。 本节原文：Passive, Active, and Electromechanical Components 上篇博客：半导体基础知识（3）：双极结和场效应晶体管...
- 博文目录 写在前面正文设计要求设计思想设计文件仿真文件 参考资料交个朋友 写在前面 前段时间，有几个小伙伴向我请教数字电子钟设计的问题，这个问题我在之前的BCD计数器以及数码管显示问题中已经分开谈过了，既然大家还有需求，不妨在这里集中总结一下！ 个人微信公众号： FPGA LAB个人博客首页 正文 设计要求 基于模块化的设计思想， 采... 博文目录 写在前面正文设计要求设计思想设计文件仿真文件 参考资料交个朋友 写在前面 前段时间，有几个小伙伴向我请教数字电子钟设计的问题，这个问题我在之前的BCD计数器以及数码管显示问题中已经分开谈过了，既然大家还有需求，不妨在这里集中总结一下！ 个人微信公众号： FPGA LAB个人博客首页 正文 设计要求 基于模块化的设计思想， 采...
- 目录 前言 Intra-Clock&Inter-Clock Paths 时序约束 主时钟约束 衍生时钟约束 延迟约束 伪路径约束 多周期路径约束 写在最后 前言 为了秋招，对时序分析做了一些准备，但主要是时序路径，建立时间裕量、保持时间裕量等基础性的东西，没能有一个规范的约束指导，是很难运用到实际当中的。 今天这篇博文就给出一个时序约束的大体... 目录 前言 Intra-Clock&Inter-Clock Paths 时序约束 主时钟约束 衍生时钟约束 延迟约束 伪路径约束 多周期路径约束 写在最后 前言 为了秋招，对时序分析做了一些准备，但主要是时序路径，建立时间裕量、保持时间裕量等基础性的东西，没能有一个规范的约束指导，是很难运用到实际当中的。 今天这篇博文就给出一个时序约束的大体...
- 文章目录 前言Transceiver总览MGT BANKQUADGTX CHANNELTRANSMITTERFPGA TX InterfaceTX 8B/10B EncoderTX GearboxTX BufferTX Pattern GeneratorTX Polarity Control RECEIVERRX Out-of-Band SignalingRX ... 文章目录 前言Transceiver总览MGT BANKQUADGTX CHANNELTRANSMITTERFPGA TX InterfaceTX 8B/10B EncoderTX GearboxTX BufferTX Pattern GeneratorTX Polarity Control RECEIVERRX Out-of-Band SignalingRX ...
- 目录 前言 单比特信号的跨时钟域传输 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号的跨时钟域传输 异步FIFO 握手协议 前言 CDC（Clock Domain Conversion）问题，一直是IC前端设计，FPGA设计的热点问题，特别是在校招面试笔试时候，是问的最多的一个问题，我之前关于这个问题以及相关问题，写了一些总结，但比较分散，今天简单汇总... 目录 前言 单比特信号的跨时钟域传输 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号的跨时钟域传输 异步FIFO 握手协议 前言 CDC（Clock Domain Conversion）问题，一直是IC前端设计，FPGA设计的热点问题，特别是在校招面试笔试时候，是问的最多的一个问题，我之前关于这个问题以及相关问题，写了一些总结，但比较分散，今天简单汇总...
- 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去... 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去...
- 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程，也是复杂FPGA系统开发必须进行的一步，下面摘自《FPGA之道》，一起看看对于时序分析的观点。 FPGA设计... 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程，也是复杂FPGA系统开发必须进行的一步，下面摘自《FPGA之道》，一起看看对于时序分析的观点。 FPGA设计...
- 在阅读本文之前，推荐阅读前篇ROS机器人TF基础和全部资料文档： TF基础：https://blog.csdn.net/ZhangRelay/article/details/108374509全文档：https://blog.csdn.net/ZhangRelay/article/details/108192167 所有内容均在ROS1 indigo，kinetic，mel... 在阅读本文之前，推荐阅读前篇ROS机器人TF基础和全部资料文档： TF基础：https://blog.csdn.net/ZhangRelay/article/details/108374509全文档：https://blog.csdn.net/ZhangRelay/article/details/108192167 所有内容均在ROS1 indigo，kinetic，mel...
- 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了，Xilinx早已推出了ZYNQ系列，并推出了新工具VITIS 2019.2，当然Vivado并没有淘汰也几乎不可能淘汰，VITIS 2019.2自然也内含了Vivado... 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了，Xilinx早已推出了ZYNQ系列，并推出了新工具VITIS 2019.2，当然Vivado并没有淘汰也几乎不可能淘汰，VITIS 2019.2自然也内含了Vivado...
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