- 设计一个占空比50%的三分频电路。 针对这个分频器，博文的末尾会给出一个反面教材，这是我上次写的一个分频器，看起来很好，其实是不能综合的。针对其中的错误，我令立博文记录之：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？ 感谢学习道路上的前辈给予的指导：下面的分频器思路是： 画了个草图： 给出Verilog HD... 设计一个占空比50%的三分频电路。 针对这个分频器，博文的末尾会给出一个反面教材，这是我上次写的一个分频器，看起来很好，其实是不能综合的。针对其中的错误，我令立博文记录之：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？ 感谢学习道路上的前辈给予的指导：下面的分频器思路是： 画了个草图： 给出Verilog HD...
- 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、... 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、...
- 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用... 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用...
- 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发... 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发...
- 本篇博文是近来总结HDLBits系列的目录，点击蓝色字体即可进入查看具体内容。 HDLBits 系列（1）从HDLBits中获取灵感，整顿自己，稳步前行 HDLBits 系列（2）如何避免生成锁存器？ HDLBits 系列（3）Priority Encoder（Case/Casez） HDLBits 系列（4）如何设计一定不会产生L... 本篇博文是近来总结HDLBits系列的目录，点击蓝色字体即可进入查看具体内容。 HDLBits 系列（1）从HDLBits中获取灵感，整顿自己，稳步前行 HDLBits 系列（2）如何避免生成锁存器？ HDLBits 系列（3）Priority Encoder（Case/Casez） HDLBits 系列（4）如何设计一定不会产生L...
- 文章目录 前言基本概念介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period) 线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况 时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate 前言 本文... 文章目录 前言基本概念介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period) 线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况 时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate 前言 本文...
- 文章目录 前言乘法器的相关约束use_dsp48mult_style 前言 这是这个话题的第二篇，最重要的前言是本文节选自：《FPGA之道》。 乘法器的相关约束 通常，FPGA开发者们无需显式的使用相关的乘法器约束，因为当需要使用乘法器时，一般都会调用集成开发环境提供的乘法器IP核，并在其中完成乘法器的相关配置即可。这也就是说，编译器通常帮我们完... 文章目录 前言乘法器的相关约束use_dsp48mult_style 前言 这是这个话题的第二篇，最重要的前言是本文节选自：《FPGA之道》。 乘法器的相关约束 通常，FPGA开发者们无需显式的使用相关的乘法器约束，因为当需要使用乘法器时，一般都会调用集成开发环境提供的乘法器IP核，并在其中完成乘法器的相关配置即可。这也就是说，编译器通常帮我们完...
- 5月7日 按键防抖 1. 用verilog实现按键抖动消除电路，抖动小于15ms，输入时钟12MHz。 在编写Verilog代码之前，先分析下一些前提问题，首先是几个按键（1个，多个），我们以1个和三个为例； 其次是算下按键按下后计数多少后，采样按键值，这个需要简单的运算：输入时钟为12MHz，也就是大约80ns的周期，那么去除15ms的抖动，需要计数多少次呢？ 经... 5月7日 按键防抖 1. 用verilog实现按键抖动消除电路，抖动小于15ms，输入时钟12MHz。 在编写Verilog代码之前，先分析下一些前提问题，首先是几个按键（1个，多个），我们以1个和三个为例； 其次是算下按键按下后计数多少后，采样按键值，这个需要简单的运算：输入时钟为12MHz，也就是大约80ns的周期，那么去除15ms的抖动，需要计数多少次呢？ 经...
- 上篇博文讲到了RS-232 Transmitter，这篇博文讲RS-232 Receiver. 如下Receiver示意图： 我们的实现是这样的： 该模块在RxD线路上组装数据。 当接收到一个字节时，它出现在“数据”总线上。 一旦收到完整的字节，“data_ready”就会被置位一个时钟。 请注意，“data”仅在“data_ready”被声明时有效。 剩下的时间，... 上篇博文讲到了RS-232 Transmitter，这篇博文讲RS-232 Receiver. 如下Receiver示意图： 我们的实现是这样的： 该模块在RxD线路上组装数据。 当接收到一个字节时，它出现在“数据”总线上。 一旦收到完整的字节，“data_ready”就会被置位一个时钟。 请注意，“data”仅在“data_ready”被声明时有效。 剩下的时间，...
- 机器人类单片机课程为突出专业特色，对实验作了大量补充和讲解，除了uno，cozmo和tianbotmini之外，加入了大量相关单片机案例，使课程紧密融合物联网和机器人工程，增加Linux下调试方式，作为windows之外的补充，补充esp8266，esp32等wifi单双核单片机，补充操作系统概念。相关内容在课程中已经测试过，但并未得到有效的批评和建议，现全部公开。 项... 机器人类单片机课程为突出专业特色，对实验作了大量补充和讲解，除了uno，cozmo和tianbotmini之外，加入了大量相关单片机案例，使课程紧密融合物联网和机器人工程，增加Linux下调试方式，作为windows之外的补充，补充esp8266，esp32等wifi单双核单片机，补充操作系统概念。相关内容在课程中已经测试过，但并未得到有效的批评和建议，现全部公开。 项...
- 文章目录 前言时钟及时钟域时钟，时序逻辑的心跳时钟信号基本特征时钟信号基本特征参数介绍如何区分时钟和数据 时钟信号的分类按来源分外部时钟再生时钟门控时钟行波时钟 按波形分连续时钟间歇时钟不规则时钟 时钟域时钟域的概念时钟树简介时钟树的分类正确的时钟使用方式什么情况下时钟应该“上树”？如何选择时钟树？时钟信号怎么“上树”？使用全局时钟树资源方法一，通过正确的物理... 文章目录 前言时钟及时钟域时钟，时序逻辑的心跳时钟信号基本特征时钟信号基本特征参数介绍如何区分时钟和数据 时钟信号的分类按来源分外部时钟再生时钟门控时钟行波时钟 按波形分连续时钟间歇时钟不规则时钟 时钟域时钟域的概念时钟树简介时钟树的分类正确的时钟使用方式什么情况下时钟应该“上树”？如何选择时钟树？时钟信号怎么“上树”？使用全局时钟树资源方法一，通过正确的物理...
- 2019年5月13日 glitch-free的两个时钟切换电路。 可以看到这是一个星期之前的题目了，现在才抽空做，把这篇颠倒个顺序吧，也是最后一天了，以后的题目都是讨论性质的，不会以第多少天的形式来写了。 这个题目是设计一个时钟切换电路，且使得切换过程中没有毛刺产生。 为了理解无毛刺的时钟切换电路，先讨论下时钟切换时产生毛刺的原因： 有毛刺的时钟切换电路 如下... 2019年5月13日 glitch-free的两个时钟切换电路。 可以看到这是一个星期之前的题目了，现在才抽空做，把这篇颠倒个顺序吧，也是最后一天了，以后的题目都是讨论性质的，不会以第多少天的形式来写了。 这个题目是设计一个时钟切换电路，且使得切换过程中没有毛刺产生。 为了理解无毛刺的时钟切换电路，先讨论下时钟切换时产生毛刺的原因： 有毛刺的时钟切换电路 如下...
- 1、简述建立时间和保持时间，画图表示？ 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 2、简述触发器和锁存器之间的差别？ 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 D触发器对时钟边沿... 1、简述建立时间和保持时间，画图表示？ 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 2、简述触发器和锁存器之间的差别？ 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 D触发器对时钟边沿...
- 组合逻辑电路与时序逻辑电路 数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑；另一类叫做时序逻辑电路，简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入，那么该数字电路为组合逻辑电路。相反，如果数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态，那么该数字电路为时序逻辑... 组合逻辑电路与时序逻辑电路 数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑；另一类叫做时序逻辑电路，简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入，那么该数字电路为组合逻辑电路。相反，如果数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态，那么该数字电路为时序逻辑...
- 在FPGA正常工作时，配置数据存储在SRAM中，这个SRAM单元也被称为配置存储器（configure RAM）。由于SRAM是易失性存储器，因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization），等到初始化完成以后，芯片才会按照用户设计的功能正常工作，即进入用... 在FPGA正常工作时，配置数据存储在SRAM中，这个SRAM单元也被称为配置存储器（configure RAM）。由于SRAM是易失性存储器，因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization），等到初始化完成以后，芯片才会按照用户设计的功能正常工作，即进入用...
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HDC2025期间，华为云展示了Serverless与MCP融合创新的解决方案，本期访谈直播，由华为云开发者专家(HCDE)兼华为云开发者社区组织HCDG北京核心组代表张鹏先生主持，华为云PaaS服务产品部 Serverless总监Ewen为大家深度解读华为云Serverless与MCP如何融合构建AI应用全新智能中枢
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