- 文章目录 写在前面正文宏定义文件包含条件编译条件生成语句问题回顾 参考资料交个朋友 写在前面 相关博文 博客首页 注：学习交流使用！ 正文 看稍微复杂一点的IP Core以及模块等 ，都会遇到大量的编译预处理语句，它和参数定义语句通常都是为了模块复用以及增强代码可读性等等。 `define 与localparam和parameter最大的区别就... 文章目录 写在前面正文宏定义文件包含条件编译条件生成语句问题回顾 参考资料交个朋友 写在前面 相关博文 博客首页 注：学习交流使用！ 正文 看稍微复杂一点的IP Core以及模块等 ，都会遇到大量的编译预处理语句，它和参数定义语句通常都是为了模块复用以及增强代码可读性等等。 `define 与localparam和parameter最大的区别就...
- 文章目录 前言正确的变量访问思路变量访问思路概述访问思路简述写变量注意事项读变量注意事项 赋值冲突两个以上并行语句赋值冲突两个以上串行语句赋值冲突组合并行语句内串行语句的赋值冲突时序并行语句内串行语句的赋值冲突利用赋值冲突编写代码 总线是怎么回事？总线的基本概念介绍总线实现形式之选择器原理简介示例代码 总线实现形式之三态门原理简介赋值冲突？示例代码 ... 文章目录 前言正确的变量访问思路变量访问思路概述访问思路简述写变量注意事项读变量注意事项 赋值冲突两个以上并行语句赋值冲突两个以上串行语句赋值冲突组合并行语句内串行语句的赋值冲突时序并行语句内串行语句的赋值冲突利用赋值冲突编写代码 总线是怎么回事？总线的基本概念介绍总线实现形式之选择器原理简介示例代码 总线实现形式之三态门原理简介赋值冲突？示例代码 ...
- 文章目录 前言FPGA芯片的配置方法主动配置模式被动配置模式JTAG配置模式 前言 Xilinx公司FPGA芯片的配置方法在调试阶段可以通过JTAG的方式将bit流文件烧写（编程）进FPGA芯片进行配置，当硬件设计成熟后可以通过固话进Flash的方式进行开机自启。 至于为什么固化进Flash里面即可实现开机自启，下面的内容会给出回答。 如果产品... 文章目录 前言FPGA芯片的配置方法主动配置模式被动配置模式JTAG配置模式 前言 Xilinx公司FPGA芯片的配置方法在调试阶段可以通过JTAG的方式将bit流文件烧写（编程）进FPGA芯片进行配置，当硬件设计成熟后可以通过固话进Flash的方式进行开机自启。 至于为什么固化进Flash里面即可实现开机自启，下面的内容会给出回答。 如果产品...
- 前言 大家都知道HDL是逻辑设计的语言，FPGA开发是一种硬件开发的行为，但由于我们平时也使用某种类似软件的方式管理项目，并且类似软件的行为来编码，大多数人还是会误会？你是不是在搞软件？ 对于这种问题，我从来都是尴尬一笑，我是做逻辑的。或者说我是做FPGA开发的？但貌似这种回答并不能说明什么问题？我明明看到你在写代码，你三个大屏幕上都是密密麻麻的代码，这是做硬件或者... 前言 大家都知道HDL是逻辑设计的语言，FPGA开发是一种硬件开发的行为，但由于我们平时也使用某种类似软件的方式管理项目，并且类似软件的行为来编码，大多数人还是会误会？你是不是在搞软件？ 对于这种问题，我从来都是尴尬一笑，我是做逻辑的。或者说我是做FPGA开发的？但貌似这种回答并不能说明什么问题？我明明看到你在写代码，你三个大屏幕上都是密密麻麻的代码，这是做硬件或者...
- 前言 注：本文首发易百纳技术社区，文章链接：FPGA的设计艺术（2）FPGA开发流程 本文介绍整个FPGA设计流程以及设计FPGA所需的各个步骤-从一开始到可以将设计下载到FPGA的阶段。但是在此之前，让我们首先非常快速地介绍FPGA技术。 现场可编程门阵列（FPGA）是一种半导体器件，包含逻辑块，这些逻辑块被编程为执行一组特定的功能。这些可编程逻辑块在互连矩阵的... 前言 注：本文首发易百纳技术社区，文章链接：FPGA的设计艺术（2）FPGA开发流程 本文介绍整个FPGA设计流程以及设计FPGA所需的各个步骤-从一开始到可以将设计下载到FPGA的阶段。但是在此之前，让我们首先非常快速地介绍FPGA技术。 现场可编程门阵列（FPGA）是一种半导体器件，包含逻辑块，这些逻辑块被编程为执行一组特定的功能。这些可编程逻辑块在互连矩阵的...
- 文章目录 前言数字电路中的隐患寄存器输出的不稳定态单触发器寄存器多触发器寄存器不稳定态对数字电路的影响特定情况下去除不稳定态的方法消除不稳定态的原理格雷码简介常用的格雷码编、解码方法从自然二进制码到格雷码从格雷码到自然二进制码 从卡诺图看格雷码编码的非唯一性采用格雷码消除不稳定态 前言 了解数字电路中的隐患十分有必要，只有对此了如指掌，才能在实际问题... 文章目录 前言数字电路中的隐患寄存器输出的不稳定态单触发器寄存器多触发器寄存器不稳定态对数字电路的影响特定情况下去除不稳定态的方法消除不稳定态的原理格雷码简介常用的格雷码编、解码方法从自然二进制码到格雷码从格雷码到自然二进制码 从卡诺图看格雷码编码的非唯一性采用格雷码消除不稳定态 前言 了解数字电路中的隐患十分有必要，只有对此了如指掌，才能在实际问题...
- 文章目录 前言位宽转换分布式ram资源的FIFO不能变换位宽Block RAM资源可以变化位宽Builtin FIFO资源不能变化位宽 FIFO 安全电路FIFO消耗资源输出延迟Read Latency为1的含义Read Latency为2的含义 FIFO 读写计数器的含义写计数器读计数器 前言 FIFO？ 还是FIFO IP核？这也需要写总... 文章目录 前言位宽转换分布式ram资源的FIFO不能变换位宽Block RAM资源可以变化位宽Builtin FIFO资源不能变化位宽 FIFO 安全电路FIFO消耗资源输出延迟Read Latency为1的含义Read Latency为2的含义 FIFO 读写计数器的含义写计数器读计数器 前言 FIFO？ 还是FIFO IP核？这也需要写总...
- 文章目录 前言脉冲反馈展宽同步器技术补充说明RTL代码行为仿真低电平脉冲的展宽处理 切换同步器的原理与实现RTL实现 前言 本文首发自：FPGA逻辑设计回顾（8）单比特信号的CDC处理方式之Toggle同步器 本文作为本系列CDC的最后一篇吧，作为前几篇有关CDC处理的文章的补充，本文所要介绍的同步器适用场景是：单比特信号的同步处理，且可以用... 文章目录 前言脉冲反馈展宽同步器技术补充说明RTL代码行为仿真低电平脉冲的展宽处理 切换同步器的原理与实现RTL实现 前言 本文首发自：FPGA逻辑设计回顾（8）单比特信号的CDC处理方式之Toggle同步器 本文作为本系列CDC的最后一篇吧，作为前几篇有关CDC处理的文章的补充，本文所要介绍的同步器适用场景是：单比特信号的同步处理，且可以用...
- 文章目录 前言提高设计的鲁棒性一些影响设计正常工作的原因非法输入环境干扰 应对方法之输入预处理应对方法之RAM替换FIFO应对方法之状态机超时跳转应对方法之三模冗余应对方法之全局复位应对方法之静态重构应对方法之动态重构 前言 本文节选自《FPGA之道》。 提高设计的鲁棒性 鲁棒即是英文Robust的音译，而鲁棒性也就是健壮性、强壮性的意思。这个世... 文章目录 前言提高设计的鲁棒性一些影响设计正常工作的原因非法输入环境干扰 应对方法之输入预处理应对方法之RAM替换FIFO应对方法之状态机超时跳转应对方法之三模冗余应对方法之全局复位应对方法之静态重构应对方法之动态重构 前言 本文节选自《FPGA之道》。 提高设计的鲁棒性 鲁棒即是英文Robust的音译，而鲁棒性也就是健壮性、强壮性的意思。这个世...
- 文章目录 前言握手同步介绍握手同步的RTL实现握手同步的行为仿真参考资料 前言 注：本文首发自易百纳技术社区，FPGA逻辑设计回顾（7）多比特信号的CDC处理方式之握手同步; 每种跨时钟域处理的方式都有其适用范围，例如：两级同步器，用于单比特信号处理，且是从慢时钟域到快时钟域： 还有反馈展宽同步方式，用于单比特信号同步，且从慢时钟域到快... 文章目录 前言握手同步介绍握手同步的RTL实现握手同步的行为仿真参考资料 前言 注：本文首发自易百纳技术社区，FPGA逻辑设计回顾（7）多比特信号的CDC处理方式之握手同步; 每种跨时钟域处理的方式都有其适用范围，例如：两级同步器，用于单比特信号处理，且是从慢时钟域到快时钟域： 还有反馈展宽同步方式，用于单比特信号同步，且从慢时钟域到快...
- 文章目录 前言状态机的HDL模板状态集合的HDL定义概念层级的定义实现层级的定义 if or case？各自特点分析状态选择次态及输出选择 状态的HDL描述方式次态和次中间变量的描述方式Moore 1型输出的描述方式Moore 2型输出的描述方式Mealy 1型输出的描述方式Mealy 2型输出的描述方式 状态机的HDL描述演化一段式状态机模板三段式状态机模板... 文章目录 前言状态机的HDL模板状态集合的HDL定义概念层级的定义实现层级的定义 if or case？各自特点分析状态选择次态及输出选择 状态的HDL描述方式次态和次中间变量的描述方式Moore 1型输出的描述方式Moore 2型输出的描述方式Mealy 1型输出的描述方式Mealy 2型输出的描述方式 状态机的HDL描述演化一段式状态机模板三段式状态机模板...
- 文章目录 前言跨时钟域问题什么是跨时钟域问题解决跨时钟域问题的原理两级采样法为什么要对非本时钟域的信号用本时钟域的时钟进行采样呢？为什么要采样两次呢？ 握手法对于时钟域A：对于时钟域B： 异步FIFO法蓄水池问题异步FIFO的接口说明写部分接口读部分接口 不准确性问题 FIFO的使用模式模式一：散模式模式二：帧模式模式三：拉模式模式四：推模式模式五：透明模式 异... 文章目录 前言跨时钟域问题什么是跨时钟域问题解决跨时钟域问题的原理两级采样法为什么要对非本时钟域的信号用本时钟域的时钟进行采样呢？为什么要采样两次呢？ 握手法对于时钟域A：对于时钟域B： 异步FIFO法蓄水池问题异步FIFO的接口说明写部分接口读部分接口 不准确性问题 FIFO的使用模式模式一：散模式模式二：帧模式模式三：拉模式模式四：推模式模式五：透明模式 异...
- 文章目录 前言Verilog基本程序框架Verilog基本程序框架模板模块接口部分模块命名部分参数定义部分端口列表部分 模块实现部分声明部分语句部分 Verilog基本程序框架范例Verilog注释语法单行注释段落注释 前言 这篇博客摘自《FPGA之道》上对于Verilog程序框架的描述，采用与VHDL语法描述同样的方式，例：VHDL基本程序... 文章目录 前言Verilog基本程序框架Verilog基本程序框架模板模块接口部分模块命名部分参数定义部分端口列表部分 模块实现部分声明部分语句部分 Verilog基本程序框架范例Verilog注释语法单行注释段落注释 前言 这篇博客摘自《FPGA之道》上对于Verilog程序框架的描述，采用与VHDL语法描述同样的方式，例：VHDL基本程序...
- 文章目录 VHDL初始化未初始化的信号会对芯片的行为有什么影响初始化与仿真如何初始化 VHDL初始化 未初始化的信号会对芯片的行为有什么影响 信号最终都会对应到存储单元或者连线上，对于组合逻辑的信号，在FPGA上的归属应该是连线，而对于时序逻辑的信号，在FPGA上的归属上应该是寄存器、查找表、块存储等存储单元。 对于连线类的信号，是否初始化对... 文章目录 VHDL初始化未初始化的信号会对芯片的行为有什么影响初始化与仿真如何初始化 VHDL初始化 未初始化的信号会对芯片的行为有什么影响 信号最终都会对应到存储单元或者连线上，对于组合逻辑的信号，在FPGA上的归属应该是连线，而对于时序逻辑的信号，在FPGA上的归属上应该是寄存器、查找表、块存储等存储单元。 对于连线类的信号，是否初始化对...
- 文章目录 前言VHDL与Verilog的比较语法比较基本程序框架比较端口定义比较范围表示方法比较元件调用与实例化比较Process与always比较标准逻辑类型比较逻辑常量赋值比较命名规则比较操作符号比较注释比较初始化比较例化与生成语句比较循环语句对比子程序对比自定义库与include 语言比较语言类型代码长度描述侧重学习难度市场占有语言发展执行效率 ... 文章目录 前言VHDL与Verilog的比较语法比较基本程序框架比较端口定义比较范围表示方法比较元件调用与实例化比较Process与always比较标准逻辑类型比较逻辑常量赋值比较命名规则比较操作符号比较注释比较初始化比较例化与生成语句比较循环语句对比子程序对比自定义库与include 语言比较语言类型代码长度描述侧重学习难度市场占有语言发展执行效率 ...
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