- 上一篇博客博主已经为大家介绍了Spark中数据读取与保存，这一篇博客则带来了Spark中的编程进阶。其中就涉... 上一篇博客博主已经为大家介绍了Spark中数据读取与保存，这一篇博客则带来了Spark中的编程进阶。其中就涉...
- STM32红外寻迹小车（寄存器版） 最近学习了STM32，想通过制作一辆小车来加深对STM32的理解，在平时学习时经常用正点原子提供的源代码稍加该装就行，但是正点原子没有提供关于红外寻迹模板的相关程序。... STM32红外寻迹小车（寄存器版） 最近学习了STM32，想通过制作一辆小车来加深对STM32的理解，在平时学习时经常用正点原子提供的源代码稍加该装就行，但是正点原子没有提供关于红外寻迹模板的相关程序。...
- 本节主要介绍导航所涉及的基础概念和一些相关内容。 参考：Navigation using ROS 2 - Introduction 机器人在环境中运动方向的路径规划要回答三个问题： 我在哪？（Localization）我要去哪里？（Goal）我怎么走？（PathPlan） 如果要细分问题更多，就以此为基础吧。看如下： Gazebo ... 本节主要介绍导航所涉及的基础概念和一些相关内容。 参考：Navigation using ROS 2 - Introduction 机器人在环境中运动方向的路径规划要回答三个问题： 我在哪？（Localization）我要去哪里？（Goal）我怎么走？（PathPlan） 如果要细分问题更多，就以此为基础吧。看如下： Gazebo ...
- 课程设计报告 课程名称： 计算机组成原理 设计题目： 复杂模型机 目 录 1、课程设计任务书 3 1.1设计任务 3 1.2性能指标和设计要求 3 2、本设计的模型机体系结构及功能 4 2.1 模型机的体系结构 5 2.2 模型机所具有的基本功能 5 3、 模型机硬件设计 5 3.1 模型机总体结构设计 5 3.2 模型机的硬件设计 6 3.3 模型机数据通路的设... 课程设计报告 课程名称： 计算机组成原理 设计题目： 复杂模型机 目 录 1、课程设计任务书 3 1.1设计任务 3 1.2性能指标和设计要求 3 2、本设计的模型机体系结构及功能 4 2.1 模型机的体系结构 5 2.2 模型机所具有的基本功能 5 3、 模型机硬件设计 5 3.1 模型机总体结构设计 5 3.2 模型机的硬件设计 6 3.3 模型机数据通路的设...
- 这个问题很简单，前面的很多博文也多多少少提到了这个问题，（如：Verilog HDL 使用规范（一）），今天就系统地理一遍。 Verilog HDL设计中容易犯的一个通病就是不正确使用语言，生成了并不想要的锁存器。下面给出两种情形： 情形一： 不恰当地使用 if 语句 1.1 有锁存器的代码： always @(al or b)begin if(al) ... 这个问题很简单，前面的很多博文也多多少少提到了这个问题，（如：Verilog HDL 使用规范（一）），今天就系统地理一遍。 Verilog HDL设计中容易犯的一个通病就是不正确使用语言，生成了并不想要的锁存器。下面给出两种情形： 情形一： 不恰当地使用 if 语句 1.1 有锁存器的代码： always @(al or b)begin if(al) ...
- 本文承接上篇博文：宽带接收机中的非均匀采样技术研究之非均匀采样基础理论（2018/8/19）（第五篇） 原论文地址：宽带接收机中的非均匀采样技术研究 非均匀采样器（NUS）采样模型 这一节的内容应该说是本论文的重点了，到此也就越来越接近硬件的内容了，硬件电路的搭建需要这些理论知识为支撑，下面正式看看这部分内容： 必须再次声明一点的是，压缩感知（压缩采样）处理的... 本文承接上篇博文：宽带接收机中的非均匀采样技术研究之非均匀采样基础理论（2018/8/19）（第五篇） 原论文地址：宽带接收机中的非均匀采样技术研究 非均匀采样器（NUS）采样模型 这一节的内容应该说是本论文的重点了，到此也就越来越接近硬件的内容了，硬件电路的搭建需要这些理论知识为支撑，下面正式看看这部分内容： 必须再次声明一点的是，压缩感知（压缩采样）处理的...
- 刚开始接触Verilog HDL语言时，这种硬件描述语言有一点与软件的程序设计语言直观上的最大区别大概就是这个赋值语句了（这里只是强调直观上的最大区别，事实上的最大区别并非如此）。 Verilog HDL中的赋值方式有两种：阻塞赋值与非阻塞赋值。 之前也看过很多种解释，例如，阻塞赋值（=）适用于组合电路的设计，非阻塞赋值（<=）适用于时序电路的设计；还有阻塞赋值和非... 刚开始接触Verilog HDL语言时，这种硬件描述语言有一点与软件的程序设计语言直观上的最大区别大概就是这个赋值语句了（这里只是强调直观上的最大区别，事实上的最大区别并非如此）。 Verilog HDL中的赋值方式有两种：阻塞赋值与非阻塞赋值。 之前也看过很多种解释，例如，阻塞赋值（=）适用于组合电路的设计，非阻塞赋值（<=）适用于时序电路的设计；还有阻塞赋值和非...
- 本博文参考：《大规模逻辑设计指导书》，对于写出规范的代码，培养良好的代码风格颇有裨益。 wire and register 一个reg变量只能在一个always语句中赋值； 这个说明至关重要啊，如果不满足这个，也许仿真的时候没问题，但是综合时候绝对出现，不可以综合。我就犯过多次这个错误。 曾经写过一篇博客，专门说过：Modelsim下进行功能仿真没问题，可是在... 本博文参考：《大规模逻辑设计指导书》，对于写出规范的代码，培养良好的代码风格颇有裨益。 wire and register 一个reg变量只能在一个always语句中赋值； 这个说明至关重要啊，如果不满足这个，也许仿真的时候没问题，但是综合时候绝对出现，不可以综合。我就犯过多次这个错误。 曾经写过一篇博客，专门说过：Modelsim下进行功能仿真没问题，可是在...
- 压缩感知介绍： 压缩感知（CompressiveSensing，CS），有时也叫成Compressive Sampling。相对于传统的奈奎斯特采样定理——要求采样频率必须是信号最高频率的两倍或两倍以上（这就要求信号是带限信号，通常在采样前使用低通滤波器使信号带限），压缩感知则利用数据的冗余特性，只采集少量的样本还原原始数据。 因为自然界的数据都存在局部低维结构、周期性、对称... 压缩感知介绍： 压缩感知（CompressiveSensing，CS），有时也叫成Compressive Sampling。相对于传统的奈奎斯特采样定理——要求采样频率必须是信号最高频率的两倍或两倍以上（这就要求信号是带限信号，通常在采样前使用低通滤波器使信号带限），压缩感知则利用数据的冗余特性，只采集少量的样本还原原始数据。 因为自然界的数据都存在局部低维结构、周期性、对称...
- 相关博文目录：目录 1、我们都知道基群的信息传输速率为2048kbps，可是将4路基群进行复接的时候，信息传输速率变为8448kbps，为什么不是2048*4=8192kbps，而是2112*4=8448kbps呢？ 这就是一个码速调整问题，简单说来，就是因为这4个基次群复接的时候，首先需要进行码速调整，需要将它们调整到一定的速率上，调整后的速率均为2112kbps，因此2次... 相关博文目录：目录 1、我们都知道基群的信息传输速率为2048kbps，可是将4路基群进行复接的时候，信息传输速率变为8448kbps，为什么不是2048*4=8192kbps，而是2112*4=8448kbps呢？ 这就是一个码速调整问题，简单说来，就是因为这4个基次群复接的时候，首先需要进行码速调整，需要将它们调整到一定的速率上，调整后的速率均为2112kbps，因此2次...
- ChipScope Pro调试设计 在传统的FPGA设计中，调试时大都采用示波器和逻辑分析仪。FPGA和PCB设计人员保留一定数量FPGA引脚作为测试引脚，FPGA设计者在编写FPGA代码时，将需要观察的FPGA内部信号定义为模块的输出，在综合实现时再把这些信号锁定到保留的测试引脚上，最后连接示波器或逻辑分析仪的探头到这些测试脚进行观测。这个测试方法存在很多局限性，成本高、灵... ChipScope Pro调试设计 在传统的FPGA设计中，调试时大都采用示波器和逻辑分析仪。FPGA和PCB设计人员保留一定数量FPGA引脚作为测试引脚，FPGA设计者在编写FPGA代码时，将需要观察的FPGA内部信号定义为模块的输出，在综合实现时再把这些信号锁定到保留的测试引脚上，最后连接示波器或逻辑分析仪的探头到这些测试脚进行观测。这个测试方法存在很多局限性，成本高、灵...
- 当我们使用HDL代码描述硬件功能的时候，主要有三种基本描述方式，即结构化描述方式、数据流描述方式和行为级描述方式。通过本次总结，我们将明白到底我们描述的电路是什么方式描述的。 结构化描述方式 结构化描述方式是最原始的描述方式，是抽象级别最低的描述方式，但同时也是最接近于实际的硬件结构的描述方式。结构化的描述方式，思路就像在面包板上搭建数字电路一样，唯一的不同点就是我们通... 当我们使用HDL代码描述硬件功能的时候，主要有三种基本描述方式，即结构化描述方式、数据流描述方式和行为级描述方式。通过本次总结，我们将明白到底我们描述的电路是什么方式描述的。 结构化描述方式 结构化描述方式是最原始的描述方式，是抽象级别最低的描述方式，但同时也是最接近于实际的硬件结构的描述方式。结构化的描述方式，思路就像在面包板上搭建数字电路一样，唯一的不同点就是我们通...
- 在博文：时序分析之静态分析基础中提到了一次时钟偏斜问题，只是一笔带过而已，这里重新拿过来看看，并且添加时钟抖动（Jitter）相关知识点，这是学习FPGA经常遇到的名词。 先贴出来时钟偏斜的定义： 时钟抖动（jitter）定义： 简言之，skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定。造成skew和jitter的原因很多。 由于... 在博文：时序分析之静态分析基础中提到了一次时钟偏斜问题，只是一笔带过而已，这里重新拿过来看看，并且添加时钟抖动（Jitter）相关知识点，这是学习FPGA经常遇到的名词。 先贴出来时钟偏斜的定义： 时钟抖动（jitter）定义： 简言之，skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定。造成skew和jitter的原因很多。 由于...
- 目录 数字逻辑电路的种类 组合逻辑 时序逻辑 同步有限状态机 数字逻辑电路的构成 组合逻辑构成 时序逻辑构成 组合逻辑举例 一、一个八位数据通路控制器 二、一个八位三态数据通路控制器 数字逻辑电路的种类 组合逻辑 输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。也就是说，当输入信号中的任何一个发生变化时，输出都有可能会根据... 目录 数字逻辑电路的种类 组合逻辑 时序逻辑 同步有限状态机 数字逻辑电路的构成 组合逻辑构成 时序逻辑构成 组合逻辑举例 一、一个八位数据通路控制器 二、一个八位三态数据通路控制器 数字逻辑电路的种类 组合逻辑 输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。也就是说，当输入信号中的任何一个发生变化时，输出都有可能会根据...
- 目录 背景介绍 工具介绍 案例分析： 案例一 偶分频电路波形图（以10分频电路为例） 奇分频（5分频为例） 案例二 结束语 背景介绍 今天翻网页学习FPGA的相关知识时，无意翻到了一个画波形图的工具，激起了我的兴趣，有的时候我是需要画波形图的，用手画十分的麻烦且不标准，难以对齐，且要花费大量的时间，果然，前人大牛们已经经历了这个过程并写出了一个工具来解决... 目录 背景介绍 工具介绍 案例分析： 案例一 偶分频电路波形图（以10分频电路为例） 奇分频（5分频为例） 案例二 结束语 背景介绍 今天翻网页学习FPGA的相关知识时，无意翻到了一个画波形图的工具，激起了我的兴趣，有的时候我是需要画波形图的，用手画十分的麻烦且不标准，难以对齐，且要花费大量的时间，果然，前人大牛们已经经历了这个过程并写出了一个工具来解决...
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