- 文章目录 前言正文变量可以取什么样的值？变量的取值意味着什么？主要的数据类型其他数据类型integertime / realtimereal例子 Verilog的字符串 写在最后 前言 这是本系列的第三篇博文，依然很基础，这个系列文章，主要是在没有其他事情的时候，休闲所作！ 如问，有没有意义，我觉得对我来说是有意义的： 首先，对于我写博客的条理性来... 文章目录 前言正文变量可以取什么样的值？变量的取值意味着什么？主要的数据类型其他数据类型integertime / realtimereal例子 Verilog的字符串 写在最后 前言 这是本系列的第三篇博文，依然很基础，这个系列文章，主要是在没有其他事情的时候，休闲所作！ 如问，有没有意义，我觉得对我来说是有意义的： 首先，对于我写博客的条理性来...
- 目录 抛砖引玉 个人总结 麻烦的设计 抛砖引玉 假设您正在建立一个电路来处理游戏的PS / 2键盘的扫描代码（scancodes）。给定收到的扫描码（scancodes）的最后两个字节，您需要指示是否已按下键盘上的箭头键之一。这涉及到相当简单的映射，可以将其实现为具有四个案例的case语句（或if-elseif）。 Scancode [15:0]Arrow ke... 目录 抛砖引玉 个人总结 麻烦的设计 抛砖引玉 假设您正在建立一个电路来处理游戏的PS / 2键盘的扫描代码（scancodes）。给定收到的扫描码（scancodes）的最后两个字节，您需要指示是否已按下键盘上的箭头键之一。这涉及到相当简单的映射，可以将其实现为具有四个案例的case语句（或if-elseif）。 Scancode [15:0]Arrow ke...
- 前言 IP核是FPGA开发者的老朋友了，可以这么说，只要是做FPGA开发的，都会利用FPGA的IP核进行开发设计，这不像IC设计，什么都要自己设计，使用IP可以加快产生开发进程。 下面摘自《FPGA之道》对IP核的描述，来理解IP核相关的简单内容。 IP核概述 随着FPGA的集成度越来越高，规模越来越大，设计越来越复杂，IC行业的竞争也越来越激烈，产品的交付周期越... 前言 IP核是FPGA开发者的老朋友了，可以这么说，只要是做FPGA开发的，都会利用FPGA的IP核进行开发设计，这不像IC设计，什么都要自己设计，使用IP可以加快产生开发进程。 下面摘自《FPGA之道》对IP核的描述，来理解IP核相关的简单内容。 IP核概述 随着FPGA的集成度越来越高，规模越来越大，设计越来越复杂，IC行业的竞争也越来越激烈，产品的交付周期越...
- 控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题； 下面针对这两种情况进行处理： 快时钟到慢时钟 有... 控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题； 下面针对这两种情况进行处理： 快时钟到慢时钟 有...
- 文章目录 前言VHDL的串行语句VHDL直接信号赋值语句VHDL变量赋值语句VHDL条件语句优先级条件语句无优先级条件语句优先级条件语句与无优先级条件语句的对比case-when的一些变形 VHDL空语句VHDL循环语句VHDL等待语句VHDL过程调用语句 前言 所谓的串行语句，不过是形式上的串行，映射为硬件电路时仍然为并行的。 VHDL的串行语句... 文章目录 前言VHDL的串行语句VHDL直接信号赋值语句VHDL变量赋值语句VHDL条件语句优先级条件语句无优先级条件语句优先级条件语句与无优先级条件语句的对比case-when的一些变形 VHDL空语句VHDL循环语句VHDL等待语句VHDL过程调用语句 前言 所谓的串行语句，不过是形式上的串行，映射为硬件电路时仍然为并行的。 VHDL的串行语句...
- 文章目录 写在前面正文数字IC逻辑内存处理器模拟IC混合信号IC结论 交个朋友 写在前面 原文链接：Common Analog, Digital, and Mixed-Signal Integrated Circuits (ICs) 承接上篇博客：IC基础知识（2）模拟和数字电子学导论 博客首页：李锐博恩 该教程概述了电气工程师经常将其集成到其... 文章目录 写在前面正文数字IC逻辑内存处理器模拟IC混合信号IC结论 交个朋友 写在前面 原文链接：Common Analog, Digital, and Mixed-Signal Integrated Circuits (ICs) 承接上篇博客：IC基础知识（2）模拟和数字电子学导论 博客首页：李锐博恩 该教程概述了电气工程师经常将其集成到其...
- 某发科的一个题目，仅仅给出下面一个电路图，让你画出Q1,Q2以及Q3的波形，并描述电路功能。 可以看出，这个电路很简单（可tm的当时就是没做出来），我当时疑惑的是初值是什么，输入初值是什么？ 可想想和输入初值有个毛线关系呀，第一个触发器的输入是第二个以及第三个触发器的输出的反馈，是Q1与Q2的或非； 只要触发器复位有初值即可，一般触发器复位初值为0，这里也默认为0，... 某发科的一个题目，仅仅给出下面一个电路图，让你画出Q1,Q2以及Q3的波形，并描述电路功能。 可以看出，这个电路很简单（可tm的当时就是没做出来），我当时疑惑的是初值是什么，输入初值是什么？ 可想想和输入初值有个毛线关系呀，第一个触发器的输入是第二个以及第三个触发器的输出的反馈，是Q1与Q2的或非； 只要触发器复位有初值即可，一般触发器复位初值为0，这里也默认为0，...
- 文章目录 写在前面正文无源元件有源元件机电元件结论 交个朋友 写在前面 半导体的基础知识，从掺杂半导体到二极管到晶体管，再到这篇实际组件，这个小系列只是供从宏观上回顾基础的半导体知识。 本节原文：Passive, Active, and Electromechanical Components 上篇博客：半导体基础知识（3）：双极结和场效应晶体管... 文章目录 写在前面正文无源元件有源元件机电元件结论 交个朋友 写在前面 半导体的基础知识，从掺杂半导体到二极管到晶体管，再到这篇实际组件，这个小系列只是供从宏观上回顾基础的半导体知识。 本节原文：Passive, Active, and Electromechanical Components 上篇博客：半导体基础知识（3）：双极结和场效应晶体管...
- 在传统的概念中，芯片工艺的改进将会带来性能的提高，成本的降低。同时，由于芯片内核电压的降低，其所消耗的功耗也随之降低，这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代，甚至于以后的40nm或更小的工艺，出现了一点反常，芯片功耗将显著提高。 由于40nm工艺的内核电压进一步降低，电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱，于是电子移... 在传统的概念中，芯片工艺的改进将会带来性能的提高，成本的降低。同时，由于芯片内核电压的降低，其所消耗的功耗也随之降低，这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代，甚至于以后的40nm或更小的工艺，出现了一点反常，芯片功耗将显著提高。 由于40nm工艺的内核电压进一步降低，电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱，于是电子移...
- 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去... 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去...
- 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念，这篇博文同样摘自于《FPGA之道》，一起来看下状态机的模型，和我们所认识的状态机有什么区别？ 其实没什么区别，只不过作者更加的细致，对状态机研... 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念，这篇博文同样摘自于《FPGA之道》，一起来看下状态机的模型，和我们所认识的状态机有什么区别？ 其实没什么区别，只不过作者更加的细致，对状态机研...
- 目录 求助原题 我的方案 状态转移图 我的设计 等待你的方案？ 求助原题 先给出原题：（蓝色字体，即是链接本身） We want to add parity checking to the serial receiver. Parity checking adds one extra bit after each data byte. We will use... 目录 求助原题 我的方案 状态转移图 我的设计 等待你的方案？ 求助原题 先给出原题：（蓝色字体，即是链接本身） We want to add parity checking to the serial receiver. Parity checking adds one extra bit after each data byte. We will use...
- 这篇博客，通过举例说明：非阻塞赋值和阻塞赋值的区别？ 一般非阻塞赋值用于时序逻辑，而阻塞赋值用于组合逻辑； 非阻塞赋值语句是并行执行的，等到一个时钟完成后才完成赋值，而阻塞赋值是顺序执行的，下一条赋值语句要等到上一条赋值语句完成后才能赋值，并且阻塞赋值是立即完成的； 例如： always@(posedge clk) begin b <= a; c ... 这篇博客，通过举例说明：非阻塞赋值和阻塞赋值的区别？ 一般非阻塞赋值用于时序逻辑，而阻塞赋值用于组合逻辑； 非阻塞赋值语句是并行执行的，等到一个时钟完成后才完成赋值，而阻塞赋值是顺序执行的，下一条赋值语句要等到上一条赋值语句完成后才能赋值，并且阻塞赋值是立即完成的； 例如： always@(posedge clk) begin b <= a; c ...
- 文章目录 设计抽象层设计风格自顶向下自下而上 参考资料 设计抽象层 在了解Verilog语言的更多细节之前，我们最好先了解一下芯片设计中的不同抽象层。 最上层是系统级的架构，它定义了各种子块，并根据功能对它们进行分组，例如，一个处理器集群将有多个内核、缓存块和缓存一致性逻辑。所有这些都将被封装并表示为一个具有输入输出信号的单块。 如下图为顶层架构：... 文章目录 设计抽象层设计风格自顶向下自下而上 参考资料 设计抽象层 在了解Verilog语言的更多细节之前，我们最好先了解一下芯片设计中的不同抽象层。 最上层是系统级的架构，它定义了各种子块，并根据功能对它们进行分组，例如，一个处理器集群将有多个内核、缓存块和缓存一致性逻辑。所有这些都将被封装并表示为一个具有输入输出信号的单块。 如下图为顶层架构：...
- 文章目录 写在前面正文什么是半导体？半导体掺杂结论 原文附录What Is a Semiconductor?Semiconductor DopingConclusion 写在前面 2020年5月26晚记，昨天刚毕业答辩结束，即使通过了，由于后面还有很大概率继续抽取校盲，论文还是要添加以及修改。 在仿真的过程中，由于电脑性能太差，以及MATLAB仿... 文章目录 写在前面正文什么是半导体？半导体掺杂结论 原文附录What Is a Semiconductor?Semiconductor DopingConclusion 写在前面 2020年5月26晚记，昨天刚毕业答辩结束，即使通过了，由于后面还有很大概率继续抽取校盲，论文还是要添加以及修改。 在仿真的过程中，由于电脑性能太差，以及MATLAB仿...
上滑加载中
推荐直播
-
HDC深度解读系列 - Serverless与MCP融合创新，构建AI应用全新智能中枢2025/08/20 周三 16:30-18:00
张昆鹏 HCDG北京核心组代表
HDC2025期间，华为云展示了Serverless与MCP融合创新的解决方案，本期访谈直播，由华为云开发者专家(HCDE)兼华为云开发者社区组织HCDG北京核心组代表张鹏先生主持，华为云PaaS服务产品部 Serverless总监Ewen为大家深度解读华为云Serverless与MCP如何融合构建AI应用全新智能中枢
回顾中 -
苏州工业园区“华为云杯”2025人工智能应用创新大赛赛中直播2025/08/21 周四 16:00-17:00
Vz 华为云AIoT技术布道师
本期直播将与您一起探讨如何基于华为云IoT平台全场景云服务，结合AI、鸿蒙、大数据等技术，打造有创新性，有竞争力的方案和产品。
回顾中 -
深入解读架构师专业级培训认证2025/08/22 周五 16:30-17:30
阿肯-华为云生态技术讲师
解决方案架构专业级是开发者认证中的顶端明珠。这门认证聊什么？值得学吗？怎么考、考什么、难不难？这门课程深入解答
回顾中
热门标签