- 文章目录 写在前面正文数字IC逻辑内存处理器模拟IC混合信号IC结论 交个朋友 写在前面 原文链接：Common Analog, Digital, and Mixed-Signal Integrated Circuits (ICs) 承接上篇博客：IC基础知识（2）模拟和数字电子学导论 博客首页：李锐博恩 该教程概述了电气工程师经常将其集成到其... 文章目录 写在前面正文数字IC逻辑内存处理器模拟IC混合信号IC结论 交个朋友 写在前面 原文链接：Common Analog, Digital, and Mixed-Signal Integrated Circuits (ICs) 承接上篇博客：IC基础知识（2）模拟和数字电子学导论 博客首页：李锐博恩 该教程概述了电气工程师经常将其集成到其...
- 某发科的一个题目，仅仅给出下面一个电路图，让你画出Q1,Q2以及Q3的波形，并描述电路功能。 可以看出，这个电路很简单（可tm的当时就是没做出来），我当时疑惑的是初值是什么，输入初值是什么？ 可想想和输入初值有个毛线关系呀，第一个触发器的输入是第二个以及第三个触发器的输出的反馈，是Q1与Q2的或非； 只要触发器复位有初值即可，一般触发器复位初值为0，这里也默认为0，... 某发科的一个题目，仅仅给出下面一个电路图，让你画出Q1,Q2以及Q3的波形，并描述电路功能。 可以看出，这个电路很简单（可tm的当时就是没做出来），我当时疑惑的是初值是什么，输入初值是什么？ 可想想和输入初值有个毛线关系呀，第一个触发器的输入是第二个以及第三个触发器的输出的反馈，是Q1与Q2的或非； 只要触发器复位有初值即可，一般触发器复位初值为0，这里也默认为0，...
- 文章目录 写在前面正文无源元件有源元件机电元件结论 交个朋友 写在前面 半导体的基础知识，从掺杂半导体到二极管到晶体管，再到这篇实际组件，这个小系列只是供从宏观上回顾基础的半导体知识。 本节原文：Passive, Active, and Electromechanical Components 上篇博客：半导体基础知识（3）：双极结和场效应晶体管... 文章目录 写在前面正文无源元件有源元件机电元件结论 交个朋友 写在前面 半导体的基础知识，从掺杂半导体到二极管到晶体管，再到这篇实际组件，这个小系列只是供从宏观上回顾基础的半导体知识。 本节原文：Passive, Active, and Electromechanical Components 上篇博客：半导体基础知识（3）：双极结和场效应晶体管...
- 在传统的概念中，芯片工艺的改进将会带来性能的提高，成本的降低。同时，由于芯片内核电压的降低，其所消耗的功耗也随之降低，这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代，甚至于以后的40nm或更小的工艺，出现了一点反常，芯片功耗将显著提高。 由于40nm工艺的内核电压进一步降低，电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱，于是电子移... 在传统的概念中，芯片工艺的改进将会带来性能的提高，成本的降低。同时，由于芯片内核电压的降低，其所消耗的功耗也随之降低，这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代，甚至于以后的40nm或更小的工艺，出现了一点反常，芯片功耗将显著提高。 由于40nm工艺的内核电压进一步降低，电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱，于是电子移...
- 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去... 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去...
- 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念，这篇博文同样摘自于《FPGA之道》，一起来看下状态机的模型，和我们所认识的状态机有什么区别？ 其实没什么区别，只不过作者更加的细致，对状态机研... 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念，这篇博文同样摘自于《FPGA之道》，一起来看下状态机的模型，和我们所认识的状态机有什么区别？ 其实没什么区别，只不过作者更加的细致，对状态机研...
- 目录 求助原题 我的方案 状态转移图 我的设计 等待你的方案？ 求助原题 先给出原题：（蓝色字体，即是链接本身） We want to add parity checking to the serial receiver. Parity checking adds one extra bit after each data byte. We will use... 目录 求助原题 我的方案 状态转移图 我的设计 等待你的方案？ 求助原题 先给出原题：（蓝色字体，即是链接本身） We want to add parity checking to the serial receiver. Parity checking adds one extra bit after each data byte. We will use...
- 这篇博客，通过举例说明：非阻塞赋值和阻塞赋值的区别？ 一般非阻塞赋值用于时序逻辑，而阻塞赋值用于组合逻辑； 非阻塞赋值语句是并行执行的，等到一个时钟完成后才完成赋值，而阻塞赋值是顺序执行的，下一条赋值语句要等到上一条赋值语句完成后才能赋值，并且阻塞赋值是立即完成的； 例如： always@(posedge clk) begin b <= a; c ... 这篇博客，通过举例说明：非阻塞赋值和阻塞赋值的区别？ 一般非阻塞赋值用于时序逻辑，而阻塞赋值用于组合逻辑； 非阻塞赋值语句是并行执行的，等到一个时钟完成后才完成赋值，而阻塞赋值是顺序执行的，下一条赋值语句要等到上一条赋值语句完成后才能赋值，并且阻塞赋值是立即完成的； 例如： always@(posedge clk) begin b <= a; c ...
- 文章目录 设计抽象层设计风格自顶向下自下而上 参考资料 设计抽象层 在了解Verilog语言的更多细节之前，我们最好先了解一下芯片设计中的不同抽象层。 最上层是系统级的架构，它定义了各种子块，并根据功能对它们进行分组，例如，一个处理器集群将有多个内核、缓存块和缓存一致性逻辑。所有这些都将被封装并表示为一个具有输入输出信号的单块。 如下图为顶层架构：... 文章目录 设计抽象层设计风格自顶向下自下而上 参考资料 设计抽象层 在了解Verilog语言的更多细节之前，我们最好先了解一下芯片设计中的不同抽象层。 最上层是系统级的架构，它定义了各种子块，并根据功能对它们进行分组，例如，一个处理器集群将有多个内核、缓存块和缓存一致性逻辑。所有这些都将被封装并表示为一个具有输入输出信号的单块。 如下图为顶层架构：...
- 文章目录 写在前面正文什么是半导体？半导体掺杂结论 原文附录What Is a Semiconductor?Semiconductor DopingConclusion 写在前面 2020年5月26晚记，昨天刚毕业答辩结束，即使通过了，由于后面还有很大概率继续抽取校盲，论文还是要添加以及修改。 在仿真的过程中，由于电脑性能太差，以及MATLAB仿... 文章目录 写在前面正文什么是半导体？半导体掺杂结论 原文附录What Is a Semiconductor?Semiconductor DopingConclusion 写在前面 2020年5月26晚记，昨天刚毕业答辩结束，即使通过了，由于后面还有很大概率继续抽取校盲，论文还是要添加以及修改。 在仿真的过程中，由于电脑性能太差，以及MATLAB仿...
- ROS2Foxy功能包不断完善，Gazebo新版Ignition Robotics功能也更加丰富！ 这里参考GSoC 2020 Ignition gazebo： （ROS2课程将更新为Foxy+Ignition） 旧版课程专栏：https://blog.csdn.net/zhangrelay/category_9327597.html 以下内容为机... ROS2Foxy功能包不断完善，Gazebo新版Ignition Robotics功能也更加丰富！ 这里参考GSoC 2020 Ignition gazebo： （ROS2课程将更新为Foxy+Ignition） 旧版课程专栏：https://blog.csdn.net/zhangrelay/category_9327597.html 以下内容为机...
- 目录 D Latch DFF + GATE Mux + DFF MUX2 + DFF FSM JK 触发器 Edgedetect（边沿检测） 双边沿检测 D Latch Implement the following circuit: 这是一个锁存器，高电平跟随，低电平保持，于是设计： module top_module ( in... 目录 D Latch DFF + GATE Mux + DFF MUX2 + DFF FSM JK 触发器 Edgedetect（边沿检测） 双边沿检测 D Latch Implement the following circuit: 这是一个锁存器，高电平跟随，低电平保持，于是设计： module top_module ( in...
- 文章目录 写在前面正文选择制造商关键参数数模转换器模数转换器时钟频率通用串行总线（USB）电容式触摸感成本和包装尺寸评估硬件 结论 延伸阅读交个朋友 写在前面 原文链接 相关博文 博客首页 注：知识搬运，供学习交流使用，侵联删！ 本文是微控制器简介系列的继续，讨论了当您试图为下一个项目寻找最佳MCU时要考虑的最重要事项。 正文 本文是微控制器... 文章目录 写在前面正文选择制造商关键参数数模转换器模数转换器时钟频率通用串行总线（USB）电容式触摸感成本和包装尺寸评估硬件 结论 延伸阅读交个朋友 写在前面 原文链接 相关博文 博客首页 注：知识搬运，供学习交流使用，侵联删！ 本文是微控制器简介系列的继续，讨论了当您试图为下一个项目寻找最佳MCU时要考虑的最重要事项。 正文 本文是微控制器...
- 文章目录 前言一道时序分析的例题解答一：能否正确工作分析解答二：最大时钟速率分析延伸二：最小时钟速率？解答三：保持时间不足情形分析 前言 本文来自于《FPGA 之道》，在正式讲解时序分析之前，作者给出了一道时序分析的例题，体会下人工分析时序的例子，挺有意思，一起看下。 时序分析在FPGA当中，算是有点烧脑的内容，通过都是通过画图的方式理解，比较通俗，... 文章目录 前言一道时序分析的例题解答一：能否正确工作分析解答二：最大时钟速率分析延伸二：最小时钟速率？解答三：保持时间不足情形分析 前言 本文来自于《FPGA 之道》，在正式讲解时序分析之前，作者给出了一道时序分析的例题，体会下人工分析时序的例子，挺有意思，一起看下。 时序分析在FPGA当中，算是有点烧脑的内容，通过都是通过画图的方式理解，比较通俗，...
- 文章目录 背景正文介绍Verilog有什么用途？如何验证Verilog设计的功能？Verilog设计模板 参考资料汇总 背景 集成电路的设计经历了从原理图绘制（工程师在纸上绘制晶体管及其连接，以便对其设计，使其可以在硅上制造）到硬件描述语言的转变，这是因为大型的设计，如果使用原理图的方式进行设计会耗费大量的人力、时间和资源等，这催生着硬件描述语言的诞... 文章目录 背景正文介绍Verilog有什么用途？如何验证Verilog设计的功能？Verilog设计模板 参考资料汇总 背景 集成电路的设计经历了从原理图绘制（工程师在纸上绘制晶体管及其连接，以便对其设计，使其可以在硅上制造）到硬件描述语言的转变，这是因为大型的设计，如果使用原理图的方式进行设计会耗费大量的人力、时间和资源等，这催生着硬件描述语言的诞...
上滑加载中
推荐直播
热门标签