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- 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“，见识到了很多关于建立时间和保持时间分析的题目，在为别人解答疑惑，以及别人为自己解答疑惑的同时，自己对于知识的理解更加深刻了。 对于建立时间而言，从单独的对触发器的建立时间和保持时间的分析到了对电路（系统）的建立时间到保持时间的分析，前者是核心，后者是扩展，后者建立在前者的基础之上进行推到得到，同时也... 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“，见识到了很多关于建立时间和保持时间分析的题目，在为别人解答疑惑，以及别人为自己解答疑惑的同时，自己对于知识的理解更加深刻了。 对于建立时间而言，从单独的对触发器的建立时间和保持时间的分析到了对电路（系统）的建立时间到保持时间的分析，前者是核心，后者是扩展，后者建立在前者的基础之上进行推到得到，同时也...
- 说明：使用外部中断捕获车轮上脉冲，用于计数从而测量车轮总里程，通过LED灯亮灭累积示意。 设备： 简易码盘 端口 连线方式已经在课堂上全部讲过了，请务必掌握设计思想，理解中断在实际机器人中的应用。 代码： #include<8052.h> #define LSA P1_5 #define LSB P1_6#defin... 说明：使用外部中断捕获车轮上脉冲，用于计数从而测量车轮总里程，通过LED灯亮灭累积示意。 设备： 简易码盘 端口 连线方式已经在课堂上全部讲过了，请务必掌握设计思想，理解中断在实际机器人中的应用。 代码： #include<8052.h> #define LSA P1_5 #define LSB P1_6#defin...
- 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语，英文名称primitive，是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元，所以它们往往跟目标FPGA芯片以及芯片... 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语，英文名称primitive，是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元，所以它们往往跟目标FPGA芯片以及芯片...
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- 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常... 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常...
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- 实验二 外部中断应用 设计要求： 自行设计实验线路并编制程序：要求在无外部中断时最右一位发光二极管点亮。请编程实现：当外部中断0请求中断时发光二极管左移；当外部中断1请求中断时发光二极管闪烁。 电路设计: 软件代码： /*********************************************************************... 实验二 外部中断应用 设计要求： 自行设计实验线路并编制程序：要求在无外部中断时最右一位发光二极管点亮。请编程实现：当外部中断0请求中断时发光二极管左移；当外部中断1请求中断时发光二极管闪烁。 电路设计: 软件代码： /*********************************************************************...
- 目录 背景 测试一 Verilog HDL语言描述 测试代码 仿真波形图 测试二 Verilog HDL语言描述 测试代码 仿真图 ISE综合 RTL Schematic 测试三 环形移位寄存器（右移） Verilog HDL描述 测试代码 仿真波形图 ISE综合 背景 之所以单独把这个简单的东西拿出来，就是因为这个东西我可能要用到，不... 目录 背景 测试一 Verilog HDL语言描述 测试代码 仿真波形图 测试二 Verilog HDL语言描述 测试代码 仿真图 ISE综合 RTL Schematic 测试三 环形移位寄存器（右移） Verilog HDL描述 测试代码 仿真波形图 ISE综合 背景 之所以单独把这个简单的东西拿出来，就是因为这个东西我可能要用到，不...
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- 效果如下所示，AD转换结果用数码管显示： 上电位器：从大变小！（2.49-1.64-0.42-0.33）另一个不变（0.01附近） 下电位器：从小变大！（0.01-0.93-1.26-1.97-2.12）另一个不变（2.49） 源程序是keil，转为Linux_SDCC，如下： adtest.c #include <8052.h> unsigne... 效果如下所示，AD转换结果用数码管显示： 上电位器：从大变小！（2.49-1.64-0.42-0.33）另一个不变（0.01附近） 下电位器：从小变大！（0.01-0.93-1.26-1.97-2.12）另一个不变（2.49） 源程序是keil，转为Linux_SDCC，如下： adtest.c #include <8052.h> unsigne...
- 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计... 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计...
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