- 目录 静态时序分析（SAT） 相关参数分析 建立和保持时间 （数据输出延时）（触发器从时钟有效，数据从输入到达输出的时间）和缓冲延时 发射沿（launch edge）与锁存沿（latch edge） 数据到达时间（Data Arrival Time） 时钟到达时间（Clock Arrival Time） 时钟偏斜（Clock skew） 数据需求时间（Dat... 目录 静态时序分析（SAT） 相关参数分析 建立和保持时间 （数据输出延时）（触发器从时钟有效，数据从输入到达输出的时间）和缓冲延时 发射沿（launch edge）与锁存沿（latch edge） 数据到达时间（Data Arrival Time） 时钟到达时间（Clock Arrival Time） 时钟偏斜（Clock skew） 数据需求时间（Dat...
- 有关锁存器和触发器的区别，有很多种不同的说法，但本质上是一个意思，都十分的精辟和精彩，这里整理一下。 解释一、 锁存器是一种对脉冲电平（也就是0或者1）敏感的存储单元电路，而触发器是一种对脉冲边沿（即上升沿或者下降沿）敏感的存储电路。 解释二、 "触发器" 泛指一类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这... 有关锁存器和触发器的区别，有很多种不同的说法，但本质上是一个意思，都十分的精辟和精彩，这里整理一下。 解释一、 锁存器是一种对脉冲电平（也就是0或者1）敏感的存储单元电路，而触发器是一种对脉冲边沿（即上升沿或者下降沿）敏感的存储电路。 解释二、 "触发器" 泛指一类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这...
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- 之前仔细的记录过一次PWM蜂鸣器的实验，见博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制，这里就不再仔细的写下全过程了，因为都是一样的过程，只记录一下做这个小实验的思路即可。 3-8译码器实验 SW3 SW6，SW5，SW4 复位 点亮LED X X,X,X 0 全灭 OFF X,X,X 1 全灭 ON OFF,OFF,OFF 1... 之前仔细的记录过一次PWM蜂鸣器的实验，见博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制，这里就不再仔细的写下全过程了，因为都是一样的过程，只记录一下做这个小实验的思路即可。 3-8译码器实验 SW3 SW6，SW5，SW4 复位 点亮LED X X,X,X 0 全灭 OFF X,X,X 1 全灭 ON OFF,OFF,OFF 1...
- RAM（Random Access Memory）,即随机访问存储器。其内部存储单元的内容可按需随意的取出或存入，且存、取的速度与存储单元在存储芯片中的位置无关。不过这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。一些典型的RAM芯片种类分别介绍如下： SRAM（Static Random Access Memory），即静态随机访问存储器。它是一种具有... RAM（Random Access Memory）,即随机访问存储器。其内部存储单元的内容可按需随意的取出或存入，且存、取的速度与存储单元在存储芯片中的位置无关。不过这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。一些典型的RAM芯片种类分别介绍如下： SRAM（Static Random Access Memory），即静态随机访问存储器。它是一种具有...
- 目录 背景 BUFG BUFGCE BUFGCE_1 BUFGMUX and BUFGMUX_1 BUFGP BUFH BUFIO2 BUFIO2FB 背景 在数据手册 Spartan-6 Libraries Guide for HDL Designs中看到了有关buffer的一些介绍，这里就根据掌握简记之。 从手册的开头声... 目录 背景 BUFG BUFGCE BUFGCE_1 BUFGMUX and BUFGMUX_1 BUFGP BUFH BUFIO2 BUFIO2FB 背景 在数据手册 Spartan-6 Libraries Guide for HDL Designs中看到了有关buffer的一些介绍，这里就根据掌握简记之。 从手册的开头声...
- 本博文内容来源于：《从算法设计到硬件逻辑的实现》，仅供学习交流使用！ 同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该 always 控制的 begin end 块中寄存器变量重新赋值的情形只有可能在 cl... 本博文内容来源于：《从算法设计到硬件逻辑的实现》，仅供学习交流使用！ 同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该 always 控制的 begin end 块中寄存器变量重新赋值的情形只有可能在 cl...
- Wallace树乘法器专题研究 绪论：在乘法器的设计中采用树形乘法器，可以减少关键路径和所需的加法器单元数目，Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。 原理：Wallace树乘法器的运算原理如下： 从数据最密集的地方开始，不断的反复使用全加器、半加器来覆盖“树”。全加器是一个3输入2输出... Wallace树乘法器专题研究 绪论：在乘法器的设计中采用树形乘法器，可以减少关键路径和所需的加法器单元数目，Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。 原理：Wallace树乘法器的运算原理如下： 从数据最密集的地方开始，不断的反复使用全加器、半加器来覆盖“树”。全加器是一个3输入2输出...
- FPGA进入到一个工艺越来越牛的境界，很多人在学习FPGA的时候还在墨守陈规的从Spartan3学起，还是在ISE开始着手，总是觉得工艺是类似的，方法也是类似的。在和很多工程师一起讨论的时候，就明确的告诉了他们，现在工艺的变化，FPGA已经进入到了一个很不一般的境界。正是这个境界的变化，让FPGA这个不太大众的芯片终于开始逐步的替代了ASIC和ASSP。... FPGA进入到一个工艺越来越牛的境界，很多人在学习FPGA的时候还在墨守陈规的从Spartan3学起，还是在ISE开始着手，总是觉得工艺是类似的，方法也是类似的。在和很多工程师一起讨论的时候，就明确的告诉了他们，现在工艺的变化，FPGA已经进入到了一个很不一般的境界。正是这个境界的变化，让FPGA这个不太大众的芯片终于开始逐步的替代了ASIC和ASSP。...
- 1.3再深入一点的了解CLB 这个图有点大，但是太经典了，搞得我不得不放弃扔掉它的想法。是不是有人已经看迷糊了。那咱就慢慢的清晰呗。有时候也不一定要一开始明白，如果一开始明白，那么会越来越糊涂。 那么这个是啥？这个就是一个Slice，这个Slice由几部分组成，4个六输入查找表，很多的复用器（multiplexers），一条自下而上的进位链（这个进... 1.3再深入一点的了解CLB 这个图有点大，但是太经典了，搞得我不得不放弃扔掉它的想法。是不是有人已经看迷糊了。那咱就慢慢的清晰呗。有时候也不一定要一开始明白，如果一开始明白，那么会越来越糊涂。 那么这个是啥？这个就是一个Slice，这个Slice由几部分组成，4个六输入查找表，很多的复用器（multiplexers），一条自下而上的进位链（这个进...
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